【硬十宝典】——7.1【动态RAM】DDR硬件设计要点
时间：2023-11-05 10:37:01
文章目录
- 1. 三类电源的DDR
- 2. 时钟
- 3. 数据和DQS
- 4. 地址和控制
- 5. PCB布局注意事项
- 6. PCB布线注意事项
- 7. EMI问题
- 8. 测试方法
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DDR的设计要点
1. 三类电源的DDR
a、主电源VDD和VDDQ
??主电源的要求是VDDQ=VDD，VDDQ是给IO buffer电源，VDD是给的，但一般使用是给的VDDQ和VDD合成电源使用。
??还有一些芯片VDDL，是给DLL供电，也和VDD使用相同的电源。在电源设计中，需要考虑电压、电流是否满足要求、电源的上电顺序、电源的上电时间、单调性等。电源电压的要求通常是±5%以内。电流应根据使用的不同芯片和芯片数量计算。
??由于DDR电流一般比较大，所以PCB在设计过程中，如果管脚上有一个完整的电源平面，则是最理想的状态，并在电源入口增加电容储能，每个管脚增加100个nF~10nF小电容滤波。
b、参考电源Vref
??参考电源Vref要求跟随VDDQ，并且Vref=VDDQ/2，因此可以使用电源芯片或电阻分压。由于Vref一般电流小，有几个mA到几十mA数量级，因此采用电阻分压的方式，即节约成本，布局灵活，放置离Vref管脚靠近，紧跟VDDQ因此，建议使用电压。应注意1000分压电阻~10K均可，需要1%精度的电阻。 Vref参考电压的每根管脚需要加10nF点容滤波，在每个分压电阻上并联一个电容更好。
c、匹配电压VTT(Tracking Termination Voltage)
??VTT匹配电阻上拉的电源，VTT=VDDQ/2。DDR根据拓扑结构的不同，有些设计不能使用VTT，如控制器带DDR当设备较少时。如果使用VTT，则VTT电流要求比较大，需要用铜皮铺线。并且VTT要求电源可以吸收电流和灌溉电流。一般情况下可以使用专门为DDR设计的产生VTT满足要求的电源芯片。
??而且，每一个都拉VTT电阻旁边一般放10个Nf~100nF电容，整个VTT需要有电路uF级大电容进行储能。
??在华为的设计中使用DDR颗粒的情况下，已经基本全部不使用VTT所有电源均采用电阻上下拉的戴维南匹配，使用内存条。VTT电源。
??一般情况下，DDR数据线为一驱一拓扑结构，DDR2和DDR3内部都有ODT匹配，不需要拉VTT匹配可以获得更好的信号质量。DDR如果2的地址和控制信号线是多负载的，就会有驱多，内部没有ODT，其拓扑结构为T型结构，因此经常需要使用VTT匹配控制信号质量。DDR3可以采用Fly-by方式走线：
??一个DDR3设计案例分析比较高阻抗负载线与主线和负载线的区别。
??如上图，Case从内部控制器到每个控制器SDRAM均为50ohm阻抗设计。Case主线4040ohm,负载线60ohm的设计。对此通过仿真工具进行对比分析。
??从上述模拟波形可以看出，采用高阻抗负载布线Case2.信号质量明显优于同一阻抗的分支主线Case1设计。而且对靠近驱动端的负载影响最大，远离驱动端最终端的负载影响较小。正如前面分析的，负载分布电容降低了负载线部分的阻抗。如果主线和负载线与阻抗设计相同，则导致阻抗不连续。将负载接线设计为高阻抗，用于平衡负载引入的分布式电容器，从而达到整个接线阻抗平衡的目的。
??实际上，在以往的菊花链设计中，通过提高负载接线阻抗来平衡负载电容是一种常用的方法。DDR称这种拓扑为fly-by，其实有一定的含义，意在强调负载stub走线足够短。
2. 时钟
??DDR时钟为差分线，一般采用终端并联100欧姆的匹配方式，差分线差分控制阻抗为100ohm，单端线50ohm。需要注意的是，串联匹配也可以用于差分线。串联匹配的优点是可以控制差分信号的上升速度EMI可能会有一定的效果。
3. 数据和DQS
??DQS信号相当于数据信号的参考时钟，需要保持和CLK信号保持等长。DQS在DDR以下为单端信号，DDR2可以作为差分信号，也可以作为单端。做单端需要DQS-接地，而DDR3是差分信号，需要100条线ohm差分线。由于内部有ODT，所以DQS不需要终端并联1000ohm电阻。每8bit对应一组数据信号DQS信号。
DQS走线时，信号需要与同组一起使用DQS信号保持等长，控制单端50ohm阻抗。写数据时，DQ和DQS读数据时，中间对齐，DQ和DQS边缘对齐。DQ信号多为一驱一，信号多为一驱一DDR2和DDR3有内部的ODT匹配，所以一般可以串联匹配。
4. 地址和控制
??没有地址和控制信号速度DQ快速采样是基于时钟的上升边缘，因此需要与时钟线保持相同的长度。但如果使用多片DDR地址与控制信号是一驱多的关系，需要注意匹配方法是否合适。
5. PCB布局注意事项
??PCB布局时，需要把DDR尽可能接近颗粒DDR放置控制器。每个电源管脚需要放置一个滤波电容器，整个电源需要10个uF在电源入口处放置上述大电容。最好用独立层铺在管脚上。串联匹配的电阻应放在源端，如果是双向信号，则应放在同一端。若是一驱多DDR匹配结构，VTT上拉电阻需要放在最远端，芯片的布置需要平衡。
??下图是几种DDR拓扑结构，首先，一驱二分为树结构、菊花链和Fly-by结构，Fly-by是一种STUB菊花链结构很小。DDR2和DDR3.菊花链结构更合适。树结构可以在两个芯片上粘贴两个芯片PCB正反两面，对贴减少分叉长度。DDR拓扑结构复杂，需要仔细模拟.
??T型拓扑结构，它也被称为星形拓扑结构，其结构如图所示。星形拓扑结构各分支的接收端负载和接线长度尽可能一致，确保各分支接收端负载同时接收信号，各分支一般需要终端电阻，终端电阻的电阻值应与连接的特征阻抗相匹配。星形拓扑结构可以有效地避免时钟、地址和控制信号的不同步。
??菊花链拓扑结构，如图2所示。与星形拓扑结构不同，菊花链拓扑结构并没有保持从驱动端到每个负载的长度尽可能一致，而是确保从驱动端到信号主干道的长度尽可能短。菊花链拓扑结构的特点牺牲了时钟、地址和控制信号的同步，但最大的特点是尽可能减少每个负载分支的长度，避免分支信号对主要信号的反射干扰。
??信号频率低于800MHz上述两种拓扑结构都能满足系统性能的需要。但当信号速率达到10000MHz甚至更高，T拓扑结构不能满足性能需求。原因是T型拓扑结构支路长度过长，无终端电阻难以与主干道匹配。为了实现各支路的阻抗匹配，增加了电路设计的工作量和成本。
??因此，高速信号采用T型拓扑结构，特别是Stub>支路信号对主要信号的反射干扰非常严重。通常DDR2使用和速率要求低DDR使用T型拓扑结构。菊花链拓扑结构主要是菊花链拓扑结构DDR3中使用，菊花链拓扑结构的主要优势是支路走线短，一般认为菊花链支路走线长度小于信号上升沿传播长度的1/10，可以有效削弱支路信号反射对主干信号的干扰，不同的书本上说法也不一样，大体上走线长度小于上升沿传播长度的1/6-1/10都是可以的，在实际设计中，我们一定希望这个长度越短越好。
??菊花链拓扑结构可以有效抑制支路的反射信号，但相对于T型拓扑结构，菊花链拓扑结构的时钟、地址和控制信号并不能同时到达不同的DDR芯片。为解决菊花链拓扑结构信号不同步的问题，DDR时间补偿技术被添加到3的新标准中DDR3内部调整实现信号同步。当信号频率高达16MHz的时候，T只有菊花链或其衍生的拓扑结构才能满足这种性能需求。一般的DDR建议采用菊花链拓扑结构的改进拓扑结构，Fly-by拓扑结构，如图3所示。Fly-by拓扑结构要求支路布线长度Stub=0，Fly-by信号完整性更好。
??为了抑制菊花链拓扑的实际应用Stub过长要信号的反射干扰过长，加强主要信号的驱动能力，一般在末端预留端接电阻电路。末端下拉电阻会增加IO口驱动功耗，因此端拉电阻端接。计算信号驱动部分的戴维南等效电压作为上拉电压Vtt，Rt对于驱动部分的等效电阻，上拉电压的值通常为IO一般驱动电压，即Vtt=Vddr/2。
6. PCB布线注意事项
- PCB布线时，单端布线走50ohm，差分走线走100ohm阻抗。
- 注意控制差分线等长±10mil在此范围内，同组布线根据速度要求不同，一般为±50mil。 控制和地址线及DQS线和时钟等长，DQ数据线和同组的DQS线等长。
- 注意时钟及DQS和其他的信号要分开3W以上距离。
- 组间信号也要拉开至少3W宽的距离。
- 同一组信号最好在同一层布线。
- 尽量减少过孔的数目。
7. EMI问题
DDR由于其速度快，访问频繁，所以在许多设计中需要考虑其对外的干扰性，在设计时需要注意一下几点:
- 原理有性能指标要求的，易受干扰的电路模块和信号，如模拟信号，射频信号，时钟信号等，防止DDR对其干扰，影响指标。
- DDR的电源和不要与其他易受干扰的电源模块使用同一电源，如必须使用同一电源，要注意使用电感、磁珠或电容进行滤波隔离处理。
- 在时钟及DQS信号线上，预留一些可以增加的串联电阻和并联电容的位置，在EMI超出标准时，在信号完整性允许的范围内增大串联电阻或对地电容，使其信号上升延变缓，减少对外的辐射。
- 进行屏蔽处理，使用金属外壳的屏蔽结构，屏蔽对外辐射。
- 意保持地的完整性。
8. 测试方法
- 注意示波器的探头和示波器本身的带宽能够满足测试要求。
- ;测试点的选择要注意选到尽量靠近信号的接受端。
- 由于DDR信令比较复杂，因此为了能快速测试、调试和解决信号上的问题，我们希望能简单地分离读/写比特。此时，最常用的是通过眼图分析来帮助检查DDR信号是否满足电压、定时和抖动方面的要求。
- 触发模式的设置有几种，首先可以利用前导宽度触发器分离读/写信号。根据JEDEC规范，读前导的宽度为0.9到1.1个时钟周期，而写前导的宽度规定为大于0.35个时钟周期，没有上限。第二种触发方式是利用更大的信号幅度触发方法分离读/写信号。通常，读/写信号的信号幅度是不同的，因此我们可以通过在更大的信号幅度上触发示波器来实现两者的分离。
- 测试中要注意信号的幅度，时钟的频率，差分时钟的交叉点，上升沿是否单调，过冲等。
- ;时序中最重要，最需要注意的就是建立时间和保持时间。
