FPGA-DDR总线电源硬件设计技巧-Fly-by走线阻抗
时间：2023-11-05 07:37:01
DDR总线总电源有几种类型，但在设计中经常合并。
1、电源DDR的分类
A、
主电源VDD和VDDQ
主电源的要求是VDDQ=VDD，VDDQ是给IO buffer电源，VDD它是为核心供电的。但在一般使用中，它是VDDQ和VDD合成电源使用。
有的芯片还有专门的VDDL，是给DLL供电，也和VDD使用相同的电源。
在设计电源时，需要考虑电压和电流是否符合要求。
供电顺序、供电时间、单调等。
电源电压的要求一般在±5%以内。电流应根据使用的不同芯片和芯片数量计算。DDR电流一般比较大，所以PCB在设计过程中，如果管脚上有一个完整的电源平面，则是最理想的状态，并在电源入口增加电容储能，每个管脚增加100个nF~10nF小电容滤波。
B、
参考电源Vref
参考电源Vref要求跟随VDDQ，并且Vref=VDDQ/2，可以由电源芯片或电阻分压提供。Vref一般电流小，有几个mA几十mA数量级，因此采用电阻分压的方式，即节约成本，布局灵活，放置离Vref管脚靠近，紧跟VDDQ因此，建议使用这种方法。应注意100分压电阻Ω10kΩ均可，需要1%精度的电阻。Vref参考电压的每根管脚需要加10nF电容滤波个分压电阻上并联一个电容器。
C、
匹配电压VVT
VTT匹配电阻上拉的电源，VTT=VDDQ/2。DDR根据拓扑结构的不同，有些设计不能使用VTT，如控制器带DDR当设备较少时。如果使用VTT，则VTT电流要求比较大，需要用铜皮铺线。并且VTT要求电源可以吸收电流和灌溉电流。一般情况下可以专门使用DDR设计的产生VTT满足要求的电源芯片。
而且，每一个都拉VTT电阻旁边一般放10个Nf~100nF电容，整个VTT需要有电路uF储能采用级大电容。
一般情况下，DDR数据线为一驱一拓扑结构，DDR2和DDR3内部都有ODT匹配，不需要拉VTT匹配可以获得更好的信号质量。DDR如果2的地址和控制信号线是多负载的，就会有驱多，内部没有ODT，其拓扑结构为T型结构，因此经常需要使用VTT匹配控制信号质量。
DDR3可以采用Fly-by方式走线：
一个DDR3设计案例分析比较高阻抗负载线与主线和负载线的区别。
如上图，Case从内部控制器到每个控制器SDRAM均为50ohm阻抗设计。Case主线4040ohm,负载线60ohm设计。通过模拟工具对比分析。
从上述模拟波形可以看出，采用高阻抗负载布线Case2.信号质量明显优于同一阻抗的分支主线Case1设计。而且对靠近驱动端的负载影响最大，远离驱动端最终端的负载影响较小。正如前面分析的，负载分布电容降低了负载线部分的阻抗。如果主线和负载线与阻抗设计相同，则导致阻抗不连续。将负载接线设计为高阻抗，用于平衡负载引入的分布式电容器，从而达到整个接线阻抗平衡的目的。
实际上，在以往的菊花链设计中，通过提高负载接线阻抗来平衡负载电容是一种常用的方法。DDR称这种拓扑为fly-by，其实有一定的含义，意在强调负载stub走线足够短。
本文来源于网络，参考原文：《DDR总线电源硬件设计技巧
