我想在这里记录我在书中看到的一些重要的单词。小点记录。如果有重要内容，我会添加一个标题（一个标题可能包括多个小点），以便于查询。

2.首先选择使用二级放大器:
①二级放大器只能选择共源极或源跟随器结构；
②二级放大器受最低电源电压影响较大。
③二级放大器的结构决定了误差放大器输出电压的范围，进一步决定了电源管栅极电压的变化范围->其结构可获得功率管的最小尺寸.
④一级放大器有很多选择。

3、第二级为PMOS当管道输入源跟随器时，电源电压小于两倍PMOS管阈值电压，第二级不能用源跟随器：

若小于两倍PMOS管阈值电压，Vo1就小于0了。

4、第二级为NMOS当管道跟随器时，|Vthn|<|Vthp|,不然Vo1就要大于Vdd了，但同时Vo2会随着VDD由于身体效应，上升而上升，|Vthn|也会变大，所以一般不选择NMOS管源跟随器作为第二级。

5、计算功率管的最小尺寸:

二级放大器是共源极放大器，输出电压范围为：

第二级放大器是源跟随器，其输出电压范围与输入电压也有关系（（4）中写了第二级不用NMOS所以只计算源跟随器PMOS输入管源跟随器)：

故Vo2的上限都是VDD-Vov，功率管需要正常工作Vg,pow由于二次放大器的输出范围，功率管无法关闭。

但是为了保证LDO系统能正常工作，功率管的最小电压应大于Vo2的最小值可以根据此计算出功率管的最小尺寸。

I=0.5μCox(W/L)(Vgs-Vth)^2;
故有W/L=2I/(μCox(Vgs-Vth)^2);

电源电压最低，输出电流最大，电源管栅极电压最低

6、低压和高压管：
**低压管用于构建核心电路，以实现更低的功耗和更高的操作速度；低压管阈值电压低，特征尺寸小，有利于提高电路性能。

高压管用于实现芯片的输入输出电路，以获得更好的信号传输特性，减少芯片之间连接的能量损失。

7.由于反馈网络的反馈系数β小于1（β可调)，因此基准电压Vref一定要小于LDO输出电压的最小值。(如果没有，满足以下等式β需要大于1)

8、β与PSR_LDO有关，PSR_LDO噪声性能越小越好，所以越小越好反馈系数β越大越好。

9、先确定Vref输入的大小可根据最低电源电压确定MOS管道类型。

上述等式是指输入管和尾电流源正常工作的电压范围。

10、一级放大器负载MOS管道类型和二级放大器的输入最好MOS管类型相同。目的是匹配两级放大器输出/输入端直流工作点。

11、书上4.2.第二节讲得很精彩，建议反复阅读后阅读。

空载，零差分输入（VD成为无差分输入时的直流工作点):

在直流工作点有微小差分输入(VD上叠加电压值)：

以下段落是本部分的核心：

进一步获得：

输出电压误差是由第一级放大器输出直流工作点的偏移引起的，不同于负反馈系统有限环路增益引起的误差。（换句话说，二级放大器的输入电压决定了一级放大器的输出电平，因为二级放大器的输入电压不能总是一级放大器的直流工作点（空载，无差异输入），最终使一级放大器的输入端产生偏差，使一级放大器的输出电平对应于二级放大器的输入电压。有点绕道。

下一段解释了(10)的内容:


同理:
①第二级为NMOS输入的共源极应在第一级使用NMOS电流镜负载。
②第二级为PMOS输入的共源极应在第一级使用PMOS电流镜负载。
③第二级为PMOS输入源跟随器应在第一级使用PMOS的电流镜负载。(因为第二级为PMOS输入源跟随器时，Vo2随VDD变化，进而Vo1随VDD变化。另外，前面的分析一般不使用NMOS输入源跟随器，第二放大器就三种选择。)

12、第一级放大器为折叠管时：

       第一级放大器的输入管，负载管，第二级放大器的输入管都应该是同类型的。

13、新引入的折叠极点表达式：

14、折叠部分向后提供的输出阻抗：

       但我觉得这个不太对，他忽视了M1-3与M1-4的ro。

15、宽与长对本征增益和极点的影响：

得到：

       可以看到，宽W增大a倍，长L缩小L倍，本征增益不变，但极点提高了a倍。

       故可以通过增大共源共栅管M1-5c与M1-6c的宽并等比缩小其长可以来提高其折叠极点。

16、共源共栅管可以屏蔽输入管的寄生电容。

17、单位增益频率补偿模块：

       如上图右侧的电路图，R1，R2对VOUT分压与误差放大器的正端相连，PMOS管是共源极工作状态，相当于有一个反相作用，所以误差放大器，PMOS，R1，R2构成了一个负反馈回路。电路正常工作时，输出电压增加后受到反馈作用有下降的趋势，下降后又有上升的趋势，最后使得输出电压稳定在一个值上。

       我选取电源电压为3v来设计各个电路模块。取Vout最终稳定在1.8v来计算反馈网络（这个好调，电阻值变一下就行了）。使用的是smic 0.18μm 工艺。

       带隙中需要一个运放，但观察到X，Y点的电压一般在0.7-0.85V之间(我仿真时留意了下，一般在这个区间里)，该运放如果使用NMOS输入的折叠式共源共栅运放输入可能不能满足要求，输入共模电压得大于一个尾电流源的Vov，再加一个Vgs，很可能就超过了0.9V，这时电路无法正常工作。故该运放使用PMOS为输入对管的折叠式共源共栅运放。

       LDO中需要一个运放。由于我的带隙基准就是最普通的结构，Vref一般为1.25v，同理，这里使用了一个NMOS输入的折叠式共源共栅运放。

带隙中使用的运放：

LDO中使用的运放：

其中，Iin_Dn_5u,指的是需要一个输入电流，Dn是指电流方向向下，5μA。

带隙结构就由这个基础电路图大致确定：

因为运放还需要偏置电流，就从这个结构上引出PTAT电流：

上下两个电路合并一下即可，多用一个PMOS而已。

仿真总体电路图为：

       上图，该电路图出自RiChing5的CSDN，更具体参数我是自己用gm/id的方法来设计的：

       wyy课堂cmos模拟设计课学习笔记-bandgap电路设计1

还有一些参数仿真，之后给出了，目前还不太懂。

1、从最简单的开始仿真起：


由于二级效应，导致此公式根本不准，没算计算出想要的电流值。比如μCox是关于Vgs与Vds的函数。

2、添加第三条支路，使得X与Y点电压相等。





经实测这个公式结果相对更接近实测值。

实测电路图：

I=1.5 * 27 * 1e-3 / 50000 * 1 / 2 * ln(4/1)=561nA

实测为541nA。

3、加入共源共栅管，提高电路电源抑制性：

设计参数：

仿真结果：

       另外，我给这个电路加入了启动电路，这也是我第一次在使用电路时遇到了启动问题，我当时还以为是cadence的仿真器坏了，有时候电流特别小也能工作，有时候电流又在正确值，让我想了好久。

下面给出没有接启动电路时电路的问题：

测试功能电路（一个单位增益缓冲器，方框里就是我的基准电流模块）：

如图我将启动电路部分关掉：

仿真：

可以看到电路正常工作，我们再换一个VIN：

       电路稳定在一个十分小的电流上了。

       当打开启动电路后，一切都可以正常工作了。

启动电路的设计思路：
拉扎维图12.5：

       构建一个能够拉动电路启动的“电阻”通路，且稳定后该通路断掉。

       如图12.5，上面的M3，M5，M1通路就是电阻通路，一上电，该通路必然导通，M3，M1有电流后电路各个管子就相继导通了。通过设计管子的参数等，在电路稳定工作后M5关闭。

利用此思想，针对如下电路图进行设计：

       可以看到，我们只需要在M7与M3之间搭一座“桥梁”即可。
       通过仿真，正常工作时，M7漏端电压约为2V，M3漏端电压约为0.62V。如果只加一个二极管形式的MOS管是无法在电路正常工作时将其关闭的。所以再引入一个MOS作为开关。

       最左边的两个MOS管就分别是我的二极管形式的MOS管与开关MOS管。刚上电还没有电流时，part1处电压为3V，part2处电压为0V，启动电路被导通。（当然，这里面还有一些复杂的过程，刚好我的电路在右侧也使用了三个二极管形式的MOS管，这才能使我启动电路的偏置电路在上电时导通。总之启动电路的设计思想就是如此，至少我目前这么认为。）

       具体内容在前面的学习部分(0.2.6单位增益频率补偿模块)中有介绍。

1、首先是直流增益仿真：

直流增益大约是622倍。即Az=622。

2、其次是进行单位增益放大器的输出电阻仿真，通过分析，其输出电阻为输入管的跨导分之一，下面通过电路仿真进行查看：

       在输出端加一个1v的小信号，并同时不改变其直流工作点。
ac交流分析得到：

可以看到输出电阻为33.7349KΩ。即Ro_az=33.74KΩ。
输出端相连PMOS的rout为：

输出端相连NMOS的rout及其跨导为：


1/gm=1/(29.6114*1e-6)=33770Ω
可以看到输入管的跨导分之一确实约为输出电阻。

3、接下来进行频率响应测试：
电路搭建：

       通过前面的分析我们知道了Ro_az的值为33735Ω。但此时有一个问题，我们的Cz会参和到等效负载电容CL_az中影响吗？毕竟书上给的公式可是没有影响的，下面进行验证。

①Cz=10pF，CL_az=0F时：

②Cz=1pF，CL_az=0F时：

③Cz=1pF，CL_az=1nF时：

④Cz=1nF，CL_az=1nF时：

总结：

       通过计算可以看到Cz也会影响 CL_az的大小，只要CL_az远大于Cz，影响就不大了。

下面进行书上的分析仿真：

       我们知道了Cz会影响CL_az的大小，那么我们把Cz远远大于CL_az（或者直接不添加额外的CL_az）,只改变Rz即可满足三种取值。
此时CL_az≈Cz。
满足取值1：Rz需要远远大于Ro_az.
满足取值2：Rz需要约等于Ro_az.
满足取值3：Rz需要远远小于Ro_az.

取值1时，令Rz=337KΩ,Cz=100pF：

取值2时，令Rz=33.7KΩ,Cz=100pF：

取值3时，令Rz=3.37KΩ,Cz=100pF：

       三种取值对比下来，并没有看到共轭极点的出现，极点中只有1与5两个极点在发生明显变化，零点中仅有零点1在发生明显变化。极点1与零点1均大致符合计算结果，极点5未知如何计算，且似乎极点5与Ro_az与Rz的并联关系有规律可循(目前还算不准)。

发现Cz远远大于CL_az时并不符合公式了，下面我们让Cz远远小于CL_az，再测试一次：

令CL_az=100pF，Cz=10pF:
满足取值1：Rz需要远远大于10 * Ro_az.
满足取值2：Rz需要约等于10 * Ro_az.
满足取值3：Rz需要远远小于10 * Ro_az.

取值1时，令Rz=3.37MΩ：

取值2时，令Rz=337KΩ:

取值3时，令Rz=3.37KΩ:

通过观察，没啥规律可循，放弃了。

       我原本是想把单位增益缓冲器加入进去测试频率响应，发现过于不理想，通过和一位共同学习模拟ic的朋友探讨才知道，原来我一直在仿真的是闭环增益，很多极点的分析是在开环增益上进行的，下面给出开环增益的仿真，及其验证：

验证电路如下：

“iprobe”是用来stb仿真的一个工具，上面有一个小箭头，连接时让其从负反馈电路指向输入端。

电路变量参数如下：

功率管的输出电阻与跨导为（其输出电阻与Iout有关，故这个输出电阻仅在此时生效）：

可以算出:

β=Rf2/(Rf1+Rf2)
=0.5
反馈系数换算成分贝表示就是-6.02dB。

Av_pow=gm_pow * Rout
=446.494u * (185K || 100K) ≈28.98
功率管的增益换算成分贝表示就是29.24dB。

（因为最后的开环增益为βAv1Av2Av_pow，其中Av1与Av2分别表示第一级放大器与第二级放大器增益。换算成分贝表示，最后直接相加减即可。分贝表示公式y=20dB(x)，x为电压或电流的单位。）

仿真第一级与第二级放大器增益：

断开环路，给第一级放大器正向输入端加入一个1v的小信号：

对第一级与第二级放大器输出端进行ac分析，结果如下：

增益分别为:
Av1=55.9363dB
Av1+Av2=114.392dB

具体计算：

第一级放大器增益计算：

可以读出，负载PMOS管routp=141.517MΩ，输入NMOS管routn=25.4467MΩ，输入管跨导gm=29.0658uS

Av1=gm * (routn || routp)
=29.0658u * 141.517M * 25.4467M / ( 141.517M + 25.4467M)
≈626.9
换算成分贝表示就是55.944dB。

第二级放大器增益计算：

可以读出，负载NMOS管routn=34.7591MΩ，输入PMOS管routp=8.33352MΩ，输入管跨导gm=124.554uS

Av1=gm * (routn || routp)
=124.554u * 34.7591M * 8.33352M / ( 34.7591M + 8.33352M)
≈837.24
换算成分贝表示就是58.457dB。

至此，通过仿真计算得出：
20log(β)= – 6.02dB
20log(Av1)=55.944dB
20log(Av2)=58.457dB
20log(Av_pow)=29.24dB

另外有：
20log(Av1)+20log(Av2)=114.401dB
与之前仿真实测数据接近。

最终，环路增益为：
20log(βAv1Av2Av_pow)=
– 6.02dB+55.944dB+58.457dB+29.24dB=137.621dB

stb仿真结果为：
如图连好电路：

选择stb仿真：

选择Main Form:


20log(βAv1Av2Av_pow)= 135.427dB 和计算出来的差距不大

GBW=2.69157MHz

-3dB带宽=1.32984KHz
1/(2* pi * Rout * CL)=1/(2 * pi * (185K||100K) * 1n)
= 2451Hz

有一些误差。