BLDC 驱动器的换向单元分析
时间：2024-06-18 18:07:11
半桥单位足以研讨所有 FET 的开关行动。S1 和 S2 以降压设置切换；S4 继续关上以供应前往电流门路。S1 是有源开关，当 S1 关上时，电感电流回升。S2 是整流器开关 — 当 S1 封闭且电感电流降低时，其体二极管承载电感电流。此操纵模式发生在机电周期的三分之一，而后沟通的操纵移至下一个半桥。MOSFET的开关模式操纵会致使高 dv/dt 和 di/dt。
MOSFET 的寄生元件、封装、结构和驱动器
高 dv/dt 的首要危险是 S1 开启时，S2 两头发生的 dv/dt 耦合到其栅极，并涌现电压尖峰。假如耦合尖峰高到足以达到 FET 的栅极阈值电压，则桥中的两个 FET 都会在短时间内开启，从而致使分流电阻或电解电容器等元件产生毛病。
另一个危险是栅极振荡，它可能在导通时触发。高 di/dt 会致使 FET 封装和结构的源极电感两头涌现电压降。该电压对驱动电压构成负反馈，致使 FET 栅极发生谐振，如图 3 所示。
另外，关断时的高 dv/dt 能够经由过程漏极-栅极电容耦合到栅极，从而惹起振荡。
这些题目与 FET 的参数、封装和结构寄生效应无关，如图 2 所示。这些题目必需经由过程栅极驱动器设想来解决。
dv/dt 的滥觞和使用结果
dv/dt 发生在反向电容 Crss 的充电时期，如图 2 所示，以电荷 Qgd 暗示。是以，Crss 值和充电电流程度是影响 dv/dt 的两个要素。较高的栅极电阻 Rg 值意味着用较低的电流对 Crss 举行充电，从而延长了米勒平台时候并降低了 dv/dt。
MOSFET 体二极管反向复原时期的电流变迁率 dIrec/dt 会在寄生源电感上发生电压，这是对驱动电压的正反馈。它会致使 Crss 充电更快，dv/dt 更高。拥有倏地复原行动的二极管会致使更高的 dv/dt。另外，倏地复原行动会增添 S2 上的电压过冲，这是由环路电感惹起的。
在关断时期，CoolMOSTM CFD2 等超等结 FET 中的非线性电容Coss和高电压 Vds 下的低 Coss 值会致使 dv/dt 增添。这供应了低开关消耗和倏地电压转换，但也需求子细的结构和栅极驱动器设想手艺，将更高的 dv/dt 思量在内。
Ron=1000 Ω：开启速率较慢，稳活期较长，dv/dt 减小。
Roff=0 Ω：封闭时对 GND 的阻抗较低，电压耦合尖峰较低。
Cgs=0.47nF：下降 Crss/Ciss 比率，下降漏极-栅极或米勒耦合增益。
Cds=0.47nF：导通时操纵/线性化 dv/dt，这有利于排除栅极振荡并下降 EMI。
该电路由 2EDL05N06PF EiceDRIVER IC 驱动。它基于英飞凌的 SOI 手艺，拥有卓越的抗负瞬态电压才能 [3]。集成自举二极管的优秀功能可餍足高功率密度和性价比的请求。
结构倡议
经由过程双面组装最小化杂散电感的结构示例
图 5：经由过程双面组装最小化杂散电感的结构示例
图 5 描写了一种结构，因为高端源极端子和低端漏极端子之间的间隔较短，杂散电感最小。底层的低端晶体管相对顶层的高端晶体管移到了左边。这致使两个晶体管的热解耦。另外，低端晶体管以至更接近各自的栅极电阻。
这类移位还同意高压侧晶体管的漏极端子间接移动到源极端子下方，如许适量数目的通孔就能供应与低压侧源极端子的慎密连贯。是以，环路电感被最小化。当将高压侧晶体管适当地搁置在顶层上时，能够防止双面组装。当然，这会致使更高的面积损耗。
普通而言，倡议遵照这些结构指南来下降栅极驱动环路中的噪声和共振：
栅极驱动器尽量接近栅极。
最小内部栅极至漏极电容。
经由过程适量抉择栅极电阻 Rg 来减慢 dv/dt。
将电源地与栅极驱动器地合并。
Rg 尽量接近栅极引脚。
在栅极驱动器和栅极之间应用粗走线。
图 6：直流母线电压 VDC = 320 V 和负载电流 IL = 2.5 A 时的导通波形。VDS赤色，50 V/div）、IL（绿色，1 A/div）、VGS（蓝色，10 V/div）、PWM（黄色，5 V/div时候标准 1 ?s/div]
开关单位
MOSFET 的寄生元件、封装、结构和驱动器
图 2：MOSFET 的寄生元件、封装、结构和驱动器
高 dv/dt 的首要危险是 S1 开启时，S2 两头发生的 dv/dt 耦合到其栅极，并涌现电压尖峰。假如耦合尖峰高到足以达到 FET 的栅极阈值电压，则桥中的两个 FET 都会在短时间内开启，从而致使分流电阻或电解电容器等元件产生毛病。
另一个危险是栅极振荡，它可能在导通时触发。高 di/dt 会致使 FET 封装和结构的源极电感两头涌现电压降。该电压对驱动电压构成负反馈，致使 FET 栅极发生谐振，如图 3 所示。
另外，关断时的高 dv/dt 能够经由过程漏极-栅极电容耦合到栅极，从而惹起振荡。
这些题目与 FET 的参数、封装和结构寄生效应无关，如图 2 所示。这些题目必需经由过程栅极驱动器设想来解决。
MOSFET 导通时发生猛烈振荡
dv/dt 的滥觞和使用结果
dv/dt 发生在反向电容 Crss 的充电时期，如图 2 所示，以电荷 Qgd 暗示。是以，Crss 值和充电电流程度是影响 dv/dt 的两个要素。较高的栅极电阻 Rg 值意味着用较低的电流对 Crss 举行充电，从而延长了米勒平台时候并降低了 dv/dt。
MOSFET 体二极管反向复原时期的电流变迁率 dIrec/dt 会在寄生源电感上发生电压，这是对驱动电压的正反馈。它会致使 Crss 充电更快，dv/dt 更高。拥有倏地复原行动的二极管会致使更高的 dv/dt。另外，倏地复原行动会增添 S2 上的电压过冲，这是由环路电感惹起的。
在关断时期，CoolMOSTM CFD2 等超等结 FET 中的非线性电容Coss和高电压 Vds 下的低 Coss 值会致使 dv/dt 增添。这供应了低开关消耗和倏地电压转换，但也需求子细的结构和栅极驱动器设想手艺，将更高的 dv/dt 思量在内。
CoolMOSTM CFD2 倡议的门电路设想
Ron=1000 Ω：开启速率较慢，稳活期较长，dv/dt 减小。
Roff=0 Ω：封闭时对 GND 的阻抗较低，电压耦合尖峰较低。
Cgs=0.47nF：下降 Crss/Ciss 比率，下降漏极-栅极或米勒耦合增益。
Cds=0.47nF：导通时操纵/线性化 dv/dt，这有利于排除栅极振荡并下降 EMI。
应用 EiceDRIVER 2EDL 系列的 CoolMOSTM CFD2 倡议门电路原理图
该电路由 2EDL05N06PF EiceDRIVER IC 驱动。它基于英飞凌的 SOI 手艺，拥有卓越的抗负瞬态电压才能 [3]。集成自举二极管的优秀功能可餍足高功率密度和性价比的请求。
结构倡议
经由过程双面组装最小化杂散电感的结构示例
图 5：经由过程双面组装最小化杂散电感的结构示例
图 5 描写了一种结构，因为高端源极端子和低端漏极端子之间的间隔较短，杂散电感最小。底层的低端晶体管相对顶层的高端晶体管移到了左边。这致使两个晶体管的热解耦。另外，低端晶体管以至更接近各自的栅极电阻。
这类移位还同意高压侧晶体管的漏极端子间接移动到源极端子下方，如许适量数目的通孔就能供应与低压侧源极端子的慎密连贯。是以，环路电感被最小化。当将高压侧晶体管适当地搁置在顶层上时，能够防止双面组装。当然，这会致使更高的面积损耗。
普通而言，倡议遵照这些结构指南来下降栅极驱动环路中的噪声和共振：
栅极驱动器尽量接近栅极。
最小内部栅极至漏极电容。
经由过程适量抉择栅极电阻 Rg 来减慢 dv/dt。
将电源地与栅极驱动器地合并。
Rg 尽量接近栅极引脚。
在栅极驱动器和栅极之间应用粗走线。
因为栅极设想简略，栅极电阻与栅极端子物理上靠近，再加上杂散电感缩小，CoolMOS 晶体管的功能失掉改良，开关行动也更卓越。图 6 给出了倡议的驱动电路设想的导通波形。它表现了清洁的栅极旌旗灯号，没有振荡，漏源电压也在米勒平台区飞快下降至 0V。
图 6：直流母线电压 VDC = 320 V 和负载电流 IL = 2.5 A 时的导通波形。VDS赤色，50 V/div）、IL（绿色，1 A/div）、VGS（蓝色，10 V/div）、PWM（黄色，5 V/div时候标准 1 ?s/div]
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