旌旗灯号链是连贯实在天下和数字天下的桥梁。跟着采样率和采样精度的晋升，接口的旌旗灯号传输速率也越来越快，高速旌旗灯号传输的种种挑衅逐步表现出来了。作为一个旌旗灯号链设想或考证，这些基础观点你必定要知道。
相比传统的传输手艺，在旌旗灯号链中引入或J204B，能够完成更高的旌旗灯号传输速度，更低的功耗，具有更好的性 (更佳)，并且线束数目会大幅下降。
LVDS（Low-Voltage Differential Signaling ,）是美国国度（National Semiconductor, NS，现TI）于1994年提出的一种旌旗灯号传输模式的规范，它接纳极低的电压摆幅传输高速差分数据，能够完成点对点或一点对多点的连贯，拥有、低误码率、低串扰等好处，曾经被普遍应用于串行高速数据通信的各个场所，比拟广为人知的有笔记本电脑的液晶表现，(ADC/DAC)的高速传输，的视频码流传输等。
JESD204是标准化构造JEDEC，针对数据转换器（ADC和DAC）和逻辑器件(FGPA)之间举行，而制订的高速。JESD204接纳CML (Current-Mode Logic)手艺来传输旌旗灯号，该规范的 B 修订版支撑高达 12.5 Gbps串行数据速度，并可确保 JESD204 链路拥有可重复简直定性耽误。跟着转换器的速率和分辨率不息晋升，以及芯片对JESD204B规范的普遍支撑，JESD204在高速转换器和集成的使用中也变得更加罕见。
图1：种种低电平的比照
LVDS是一种驱动的高速旌旗灯号，在发送端施加一个3.5mA的源。操纵管的通断，就能使得发送端流向接受端的电流，在正向和反向之间不息变迁，从而在接受端的100欧姆差分
负载上完成+/-350mV的变迁，最高可完成3.12bps的高速数据传输。LVDS接纳差分线的传输体式格局，会带来几个显著的上风：
a. 同意发送端和接受端之间存在差别(0-2.4V范围内)
b. 优异的抗干扰才能，信噪比极佳
c. 极低的电压摆幅，功耗极低
图2：LVDS的事情体式格局
传统的LVDS接纳同步时钟的体式格局，应用一对差分时钟，为至多三对数据旌旗灯号供应时钟参考。每一个时钟周期内，每对数据传输7 bits信息。需求用到SerDes芯片，在发送时，将并行旌旗灯号经由过程并/串转换，酿成高速串行旌旗灯号；在接收到高速串行旌旗灯号时，应用串/并转换，还原并行旌旗灯号。
图3：LVDS 同步时钟为数据供应参考
当初应用的LVDS也支撑8b/10b SerDes来完成更高效的旌旗灯号传输。这类传输体式格局再也不需求用到时钟旌旗灯号，只需要传输Data旌旗灯号就能了，节省了一对差分线。经由过程8b/10b编码，将8bit无效数据映射成10bit编码数据，这个过程当中尽管增加了25%的开支，但可以确保数据里有足够频仍的旌旗灯号跳变。在收到旌旗灯号后，经由过程(PLL)从数据里恢复出时钟。这类传输架构称之为嵌入式时钟(Embeded Clock)。8b/10b编码还能够让传输旌旗灯号完成直流均衡(DC Balance)，即1的个数和0的个数基础维持相称。直流均衡的传输链路能够串连隔直，晋升链路的噪声和颤动功能。嵌入式时钟和8b/10b被普遍用于工业高速传输规范，比方PCIe，SATA, USB3等，也包孕JESD204 (CML)。
图4：LVDS 内嵌时钟的事情体式格局（图片起源TI）
不同于LVDS的是, CML(Current-Mode Logic)接纳电压驱动的体式格局，在源端施加一个恒定的电压Vcc。经由过程操纵开关管的通断，接受端就能失掉变迁的差分电压。CML应用嵌入式时钟和8b/10b编码，事情电压比LVDS更高，同时在发送和接受芯片里应用平衡手艺，以确保高速、长距离传输时仍拥有很优异的误码率。应用CML手艺的JESD204B可支撑高达12.5Gbps的data rate，其最新的C版本以至能够支撑高达32Gbps data rate。
图5：CML旌旗灯号传输体式格局
那末咱们在设想高速接口芯片时，究竟应当应用LVDS仍是CML(JESD204)呢？简略的原则是，CML速度更高，而LVDS则功耗更低。
图6：LVDS和CML抉择
当Data Rate低于2Gbps时，LVDS使用更加普遍，其功耗更低，抗干扰强，较宽的共模电压局限让互连请求变得很低。 LVDS另有支撑多点互连的M-LVDS和B-LVDS规范能够多节点互连使用场景异常厚实。当Data rate高于3.125Gbps就必须应用CML了。当Data Rate在2G到3.125Gbps之间时，要综合思量功能性功能，和功耗均衡。比如说传输间隔较长旌旗灯号质量请求又很高时间思量用CML；传输间隔较短请求长续航，低功耗时间思量用LVDS。
