小小的三极管，你真的了解了吗？

Xilinx ＦＰＧＡ 详细介绍引脚功能

注：技术交流，希望对大家有所帮助。

IO_LXXY_#用户IO引脚

XX代表某个Bank唯一的一对引脚，Y=[P|N]代表上升或下降的敏感性bank号

2. IO_LXXY_ZZZ_#多功能引脚

ZZZ代表在用户IO基本上添加一个或多个功能。

Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。SelectMAP如果阅读反馈期RDWR_B=1.这些引脚变成输出口。配置完成后，这些引脚被用作普通用户的引脚。

D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是数据的最低水平，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO主输入或从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线第二。

D1_MISO2，D2_MISO3：I，并口模式下，D1和D二是数据总线低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。

An：O，A[25:0]为BPI模型的地址位置。配置完成后，变成用户I/O口。

AWAKE：O，电源保存悬挂模式的状态输出引脚。SUSPEND是专用引脚，AWAKE是多功能引脚。SUSPEND模型被使能，AWAKE被用作用户I/O。

MOSI_CSI_B_MISO0：I/O，在SPI在模式下，主输出或从输入；在SelectMAP模式下，CSI_B是低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISO0是SPI总线的第一位数据。

FCS_B：O，BPI flash 片选信号。

FOE_B：O，BPI flash输出使信号

FWE_B：O，BPI flash 使用信号编写

LDC：O，BPI低电平模式配置期

HDC：O，BPI模式配置期为高电平

CSO_B：O，在并口模式下，工具链选择信号。SPI模式下，为SPI flsah片选信号。

IRDY1/2,TRDY1/2：O，在PCI设计中，以LogiCOREIP方式使用。

DOUT_BUSY：O，在SelectMAP模式下，BUSY表示设备状态；在位串口模式下，DOUT提供配置数据流。

RDWR_B_VREF：I，在SelectMAP在模式下，这是一个低电平有效的写使能信号；配置完成后，如有必要，RDWR_B可以在BANK2中做为Vref。

HSWAPEN：I，在配置之后和配置过程中，低电平使用上拉。

INIT_B：双向、泄漏、低电平表示配置内存已清理，保持低电平，延迟配置，低电平表示配置数据错误，配置完成后可用于指示POST_CRC状态。

SCPn：I，挂起控制引脚SCP用于悬挂多引脚唤醒特性。

CMPMOSI，CMPMISO，CMPCLK：N/A，保留。

M0，M1：I，选择配置模式。M0=并口(0)或串口(1)，M1=主机(0)或从机(1)。

CCLK：I/O，主模式下输出时钟，从模式下输入。

USERCCLK：I，用户可以在主模式下配置时钟。

GCLK：I，当不需要时钟时，这些引脚可以作为常规用户引脚连接到全局时钟缓存器。

VREF_#：N/A，这些是输入临界电压引脚。当外部临界电压不必要时，它可以用作普通引脚。作为人为的bank当内部参考电压时，所有VRef必须连接。

3. 多功能内存控制引脚

M#DQn：I/O，bank#内存控制数据线D[15:0]

M#LDQS：I/O，bank#内存控制器低数据选择脚

M#LDQSN：I/O，bank#中内存控制器低数据选通N

M#UDQS：I/O，bank#内存控制器高数据选择脚

M#UDQSN：I/O，bank#内存控制器高数据选择N

M#An：O，bank#内存控制器地址线A[14:0]

M#BAn：O，bank#内存控制bank地址BA[2:0]

M#LDM：O，bank#内存控制器低位掩码

M#UDM：O，bank#内存控制器高位掩码

M#CLK：O，bank#内存控制器时钟

M#CLKN：O，bank#内存控制器时钟，低电平有效

M#CASN：O，bank#内存控制器低电平有效行地址选择

M#RASN：O，bank#内存控制器低电平有效列地址选择

M#ODT：O，bank##内存控制器外部内存的终端信号控制

M#WE：O，bank#内存控制器写使能

M#CKE：O，bank#内存控制器时钟

M#RESET：O，bank#内存控制器复位

4.专用引脚

DONE_2：I/O，DONE它是一个双向信号，具有内部上拉电阻。作为输出，引脚表明配置过程已经完成；作为输入，低电平可以延迟启动。

PROGRAM_B_2：I，低电平异步复位逻辑。这个引脚有默认的弱上拉电阻。

SUSPEND：I，高电平有效控制输入引脚的输入。SUSPEND而且是专用引脚AWAKE是复用引用。必须通过配置选项使用。如果不使用悬挂模式，则引脚接地。

TCK：I，JTAG时钟扫描边界。

TDI：I，JTAG边界扫描数据输入。

TDO：O，JTAG边界扫描数据输出。

TMS：I，JTAG选择边界扫描模式

5.保留引脚

NC：N/A，

CMPCS_B_2：I，保留，不连接或连接VCCO_2

6.其它

GND：

VBATT：RAM内存备份电源VCCAUX应用了，VBATT如果KEY RAM没有使用，推荐把VBATT接到VCCAUX或者GND，也可以不接。

VCCAUX：辅助电路电源引脚

VCCINT：内部核心逻辑电源引脚

VCCO_#：输出驱动电源引脚：

VFS：I，（LX编程时，45不能使用)，keyEFUSE电源引脚。不编程时，引脚的电压应限制在GND到3.45V；当不使用key EFUSE建议将引脚连接到VCCAUX或者GND，悬挂也可以。

RFUSE：I，（LX编程时，45不能使用)，keyEFUSE接地引脚。不编程或不使用key EFUSE建议将引脚连接到VCCAUX或者GND，但也可以悬挂。

7.GTP 引脚

MGTAVCC：收发器混合信号电路电源

MGTAVTTTX，MGTAVTTRX：发送，接收电路电源引脚

MGTAVTTRCAL：电阻校正电路电源引脚

MGTAVCCPLL0，MGTAVCCPLL1.锁相环电源引脚

MGTREFCLK0/1P，MGTREFCLK0/1N:正负引脚负引脚

MGTRREF:内部校准终端的精确参考电阻引脚

MGTRXP[1:0]，MGTRXN[1:0]:差分接收端口

MGTTXP[1:0]，MGTTXN[1:0]:差分发送端口

·1. Spartan-6系列包装概述

Spartan-6系列包装成本低，节省空间，最大限度地提高用户引脚密度。Spartan-6 LX所有设备之间的引脚分配都是兼容的Spartan-6 LXT装置之间的引脚分配是兼容的，但是Spartan-6 LX和Spartan-6 LXT设备之间的引脚分配不兼容。

表格 1Spartan-6系列FPGA封装

2. Spartan-6系列引脚分配及功能详细说明

Spartan-6系列有自己的特殊引脚，不能用作。Select IO这些特殊引脚包括：

特殊配置引脚，表2显示 GTP表3所示的高速串行收发器引脚

表格 2Spartan-6 FPGA引脚的特殊配置

注意：只有LX75, LX75T, LX100, LX100T, LX150, and LX150T器件才有VFS、VBATT、RFUSE引脚。

表格 3Spartan-6器件GTP通道数目

 

      注意：LX75T在FG(G)484 和 CS(G)484中封装4个GTP通道，而在FG(G)676中封装了8个GTP通道；LX100T在FG(G)484 和 CS(G)484中封装4个GTP通道，而在FG(G)676 和 FG(G)900中封装了8个GTP通道。

　　如表4，每一种型号、每一种封装的器件的可用IO引脚数目不尽相同，例如对于LX4 TQG144器件，它总共有引脚144个，其中可作为单端IO引脚使用的IO个数为102个，这102个单端引脚可作为51对差分IO使用，另外的32个引脚为电源或特殊功能如配置引脚。