DDR动态存储器

DDR：在一个时钟周期内，数据采样在上升和下降的边缘进行，从而达到400MHz800000Mbps数据传输速率。
RAM：断电丢失数据，随时读写，速度很快
ROM：断电不会丢失数据，只能读取
SRAM：静态随机存储器。速度快，不需要用内存刷新电路，但集成度低，功耗大。
DRAM：数据只能保持很短的时间，DRAM使用电容器存储，每隔一段时间刷新一次。如果存储单元未刷新，存储信息将丢失。必须刷新，米娜衍生出来DDR、DDR2、DDR3、DDR4。200-400Mbps
DDR SDARM：2.5v工作电压，2bit预读，简称双数据率同步动态随机存储，是第二代SDRAM常见标准有标准DDR 266、DDR 333、DDR 400。DDR266工作频率133MHz。
SDRAM：在不增加时钟频率的情况下，允许在时钟脉冲的上下沿传输数据。SDRAM速度。
DDR2 SDARM：1.8v工作电压，4bit预读，240线接口，同时采用数据传输的基本方式，是上一代的两倍DDR内存预读能力(4bit)，常见的频率规范包括DDR2 400\533\667\800\1066\1333，总线频率533MHz的DDR2内存只需要133MHz工作频率。400-800Mbps
DDR3 SDRAM：1.5v工作电压，240线接口，支持8bit预读，只需133MHz工作频率可达1066MHz总线频率。常见频率有DDR3 800\1066\1333\1600\1866\2133。800-2133Mbps
DDR4：1.2v工作电压，16bit内核频率下的理论速度是预取机制DDR3的两倍。1600-3200Mbps

DDR：
VTT为地址线、控制线等信息提供上拉电源，上拉电阻约为50欧元，VTT提供电流。
DDR接收器是比较器
Prefetch预存取，Prefetch=8n，相当于一个IO一个宽度为8buffer，DDR时钟800MHz，data rate 是1600Mbps，由于buffer的存在，DDR内部时钟只需2000元MHz就可。
DDR内部最小存储单元1bit：晶体管 电容
SSTL：针对SDRAM接口。SSTL_3是3.3v标准,SSTL_2是2.5V标准，SSTL_18是1.8V标准，SSTL_15是1.5V。
VDD芯片主电源输入1.2v
VDDQ，DQ先号线电源1.2v
DRAM激活电压2.5v
VREFCA 控制/命令/地址信号参考电平
ZQ阻抗匹配

pin：
一对时钟线CK和CKn
数据线DQ0~DQ7共8位。
一对差分对DQS和DQSn
地址线A0~A15，其中，A10和A12有特殊用途。
行选中信号RASn
列选中信号CASn
写使能Wen
片选CSn
Bank选择BA0~2
一个Reset该功能将使信号DDR3达到最节能的目的
ZQ，ZQ一个240的引脚Ω±高精度电阻的1%
ODT，主要作用是调整 I/O 补偿上拉和下拉电阻值， 从而调整DQS 与 DQ 同步确保信号的完整性和可靠性
Bank：一个bank中有若干个Array(相当于表单)，选择行地址和列地址，选择表单中的单元格，选择单元格bit。
Burst：突发访问
DQS：准确区分每个传输周期，用于接收者接收数据，是数据的同步信号

原文链接：https://blog.csdn.net/AirCity123/article/details/103658204