降采样FIR滤波器的设计与硬件实现

降采样FIR滤波器的设计和硬件实现

来源：luojiashao

作者：华仔

浏览：2051

时间：2016-08-10 14:18

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摘要：

摘要：实现了跨导放大器-电容器的全集成可变带宽中频宽带低通滤波器(OTA—C)连续时间型滤波器的结构、设计和具体实现，使用外部可编程电路对所设计滤波器带宽进行控制，并利用ADS电路设计和模拟验证软件。模拟结果表明，滤波器带宽的可调范围为1~26 MHz，阻带抑制率大于35 dB，带内波纹小于0.5 dB，采用1．8 V电源，TSMC 0．18μm CMOS工艺库仿真，功耗小于21 mW，接近理想状态的频响曲线。关键词：Butte

魏莉，林平分

(北京工业大学北京市嵌入式重点实验室，北京 100122)

0 引言

降采样数字滤波器可广泛应用于通信、声音和图像处理系统。当输入信号的带宽高于需要处理的带宽时，降采样可以大大降低数据量，提高数据率，使实时处理容易实现。同时，为了克服频域上的混合，需要用低通滤波器过滤非处理带宽的信号能量，然后降采样，避免混合。

本文以LTE以无线通信系统为例，提出了完整的降采样FIR滤波器的设计和硬件实现方案。该方案正在使用中FDAtool在获得滤波器系数后，进行定点化，并将每个系数分成两个幂次方相加减的形式，以便移位相加。对于降采样，该设计没有采用传统的先滤波后采样方案，而是渗透到滤波过程中。这大大降低了硬件资源的消耗，并将乘法器的使用量减少到零。

1 降采样滤波器的结构原理

如图1所示，的典型结构如图1所示，包括抗混叠滤波器和降采样器。D是降采样率，k表示滤波器阶数。从图1可以看出，抗混叠滤波器的输出y(n)是输入序列x(n)加权求和的结果，即：

降采样后的输出为：

直接降低采样率通常会使信号在频域混合。因此，在降低采样之前，通常需要提前通过低通滤波器进行抗混合处理。该滤波器通常也称为抗混合滤波器。图2显示了预滤波器的原理示意图。抗混合滤波是在满足一定分辨率和通信带宽的前提下，尽可能减少数据量，节省计算资源和存储空间，使实时处理易于实现。

2 降采样滤波器的设计和硬件实现

2．1 降采样滤波器的设计

利用matlab自带工具箱FDAtool滤波器系数可以确定。首先，根据系统要求确定滤波器的性能参数，如LTE在系统中，数据传输带宽为10 MHz，采样频率为61.444 MHz30.72 MHz。选择低通的设计方法FIR等纹波滤波器。滤波器的阶数可以自行指定，也可以通过设置通带纹波摆幅和阻带衰减来获得。通带纹波摆幅一般设为0.1dB，阻带衰减为60 dB。在满足这些性能指标的前提下，滤波器的阶数设计为30阶，因此有31个抽头。低通滤波器的设计如图3所示。

单击工具栏[b，a]滤波器系数可通过图标获得。

2．2 降采样滤波器的硬件实现

根据上述方案获得滤波器系数后，再次使用FDAtool根据采样滤波器前后模块的精度要求，提供的量化功能可选择量化精度为12，因此滤波器定点化后的系数如下：

[b0， b1， …， b30] =[-21， -8l， -58，77，173，9，-29l，-250，284，641，33，-109l，-990、1454、4938、6599、4938、1454-990 -1091， 33， 64l， 284， -250， -291，9，173，77，-58，-81，-21]，可见滤波器的系数是关于的b15对称也验证了这一点FIR滤波器系数对称。图4显示了本文初步设计的滤波器硬件架构。

为了进一步降低硬件的复杂性，定点系数可以分为2的幂次方相加减。以图3中设计的系数为例：

[b0，b1，…，b15] = [-21，-8l，-58，77，173，9，-29l，-250， 284， 641， 33， -109l， -990，1454，4938，6599]

=[ -(16 4 1)，

-(64 16 1)，

-(64-8 2)，

(64 16-4 1)，

(256-64-16-4 1)，

(8 1)，

-(256 32 4-1)，

-(256-8 2)，

(256 32-4)，

(512 128 1)，

(32 1)，

-(1024 64 4-1)，

-(1024-32-2)，

(2048-512-64-16-2)，

(4096 1024-256 64 8 2)，

(8192-2048 512-64 8-1)]． (3)

可知式(1)结合滤波器的阶数h(n)可以说：

h(n)=-21×[δ(n) δ(n-30)]-8l×[δ(n-1) δ(n-29)]-58×[δ(n-2) δ(n-29)] … 6599×δ(n-15)． (4)

于是，有：y(n)=-21×[x(n) x(n-30)]-8l×[x(n-1) x(n-29)]-58×[x(n-2) x(n-29)] … 6599×x(n-15)． (5)

用(3)中的拆分结果替换上述系数，可以进一步写为:

y(n)=-(16 4 1) [x(n) x(n-30)]-(64 16 1) [x(n-1) x(n-29)]-(64-8 2) [x(n-2) x(n-29)] … (8192-2048 512-64 8-1)·x(n-15)．(6)

这样，输出y(n)可以表示输入移位加减的形式。到目前为止，抗混叠FIR滤波器设计完成。

从图2可以看出，抗混叠滤波器的输出信号必须采样才能输出。本设计设计的滤波器，为2：l，理论上，取出一半的公式(6)可以满足降采样要求，但这意味着之前浪费了一些硬件资源来计算这一半不需要的数据。基于此考虑，在设计滤波器时可以添加降采样控制器，x(n)还是正常输入，每一拍进一个新的采样点，而滤波过程则用降采样控制器控制，这样可使计算每隔一拍进行一次。

3 模拟结果分析

3．1 滤波器的振幅频率响应

图5所示是在matlab滤波器的振幅响应特性曲线采用定点滤波器系数。

该曲线与2.1中设计的滤波器振幅曲线基本一致，从而验证了该设计的正确性。

3．2 模拟波形的硬件代码

本文设计的硬件架构使用Verilog用语言编写相应的硬件实现代码，然后使用modelsim波形仿真软件，其仿真结果如图6所示。

从图6所示的模拟结果可以看出，在降采样控制器的控制下，输入滤波器的数据通过滤波器后，输出频率降低了一半。

3．3 综合、布局和布线结果

可使用上述设计QuartusⅡ9．O综合综合、布局和布线stratixⅢ的器件EP3SL340F151713，获得的硬件资源占用如图7所示。此时，滤波器最高可用run到170．07 MHz，能满足系统要求。

实际上，用OuartusⅡ9.0还可以综合布局传统方法设计的滤波器，选择相同的设备。因为传统的设计只使用系数的对称特性，而不分解系数。由于它直接与输入叠加，滤波器的硬件代码只能运行到59.51MHz。硬件资源占用如图8所示。

从图7和图8的报告结果可以看出，本文提出的设计方法是LUT资源的占有和滤波器的最高工作频率都有了显著的提高。从而解决了传统设计需要对滤波器输出信号进行两倍降采样的问题。

4 结束语

基于本文matlab自带工具降采样FIR数字滤波器的原型设计给出了降采样滤波器的实现方案，硬件资源占用少，工作频率高。该设计是通过modelsim软件的功能模拟和QuartusⅡ软件进行综合、布局布线验证，其均可达到系统要求。

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