在用allegro绘制PCB当时间距已经明确规定，结果莫名其妙的报告DRC错了，还是同一个组件。
就像下面这样。

然后参考网上解决方案，不知道是不是版本问题，没有选项。
有兴趣的可以看一下
Allegro消除元件本身的引脚间距过小造成的DRC错误
我用的版本candence 17.2

我花了很长时间才解决这个问题，也就是说，在我们的规则设计检查中，我们不会检查这个项目，其他的原因是一样的。我的错误是SMD pin to SMD pin spacing问题
点击或靠近鼠标的光标DRC他会提示错误。
然后把这些DRC去掉检查。

今天的分享到此为止。希望能解决你的问题。
你可以看看其他问题：allegro 总结遇到的问题 避免忘记