【ASIC设计】ASIC设计流程

项目策划
形成项目任务书（项目进度、周期管理等）。
流程:【市场需求-研究-可行性研究-论证-决策-任务书】。

系统描述和行为描述
确定设计对象和目标，进一步明确芯片功能、内外性能要求、参数指标，论证各种可行方案，选择最佳方式、加工厂家和工艺水平。从芯片设计到逻辑和布局，系统描述是第一步。在设计付诸实践之前，对数字电路的功能、端口和整体结构进行了抽象描述。然后根据系统描述分析电路设计的功能、性能、服从标准等先进问题

RTL描述
首先，设计师需要制定要设计的数字电路的工作流程或结构框图，然后将整个任务分为几个模块，分为模块建模HDL结构设计语言。
工具：UltraEdit，vi

代码调试
代码调试和语法检查设计输入的文件。
工具: Debussy。
前仿真
功能仿真.
工具: Mentor公司的ModelSim、Synopsys公司的VCS和VSS、Aldec公司的Active、Cadense公司的NCsim.

逻辑综合
逻辑综合是将逻辑级行为描述转换为逻辑级结构描述，即逻辑门级网表。逻辑级行为描述可以是状态转移图、有限状态机、布尔方程、真值表或硬件描述语言。逻辑综合过程还包括一些优化步骤，如资源共享、连接优化和时钟分配。优化目标是面积最小、速度最快、功耗最低或折衷。
工具: 有Mentor公司的LeonardoSpectrum、Synopsys公司的DC、Synplicity公司的Synplify。

前端结束
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数据准备。对于 CDN 的 Silicon Ensemble而言后端设计所需的数据主要有是Foundry工厂提供的标准单位、宏单位和I/O Pad库文件包括物理库、时序库和网表库.lef、.tlf和.v给出形式。前端芯片设计生成的门级网表具有时间限制和时钟定义的脚本文件.gcf约束文件和定义电源Pad的DEF（Design Exchange Format）文件。(对synopsys的Astro 综合后生成的门级网表，时序约束文件 SDC 是一样的,Pad的定义文件--tdf,.tf文件technology file,Foundry工厂提供的标准单位、宏单位和I/O Pad库文件与FRAM, CELL view, LM view 形式给出(Milkway参考库 and DB, LIB file)
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进入后端

布局和布线 (floorplan and routing)
物理综合又称版图综合综合(LAYOUTSYNTHESIS)，其任务是将门级网表自动转换为布图，即完成布图。布图规划(FLOORPLAN)是物理划分设计，规划分析设计布局。
在这个过程中：
布局规划。主要是标准单元，I/O Pad和宏单元布局。I/O Pad提前给出位置，宏单元按时间顺序放置，标准单元由工具自动放置。布局规划后，芯片的大小，Core的面积，Row电源和地线的形式Ring和Strip都确定了。自动放置标准单元和宏单元后，可以先做一次PNA(power network analysis）--IR drop and EM.
Placement -标准单元自动放置。布局规划后，宏单元、I/O Pad标准单元的位置和区域已经确定，这些信息SE（Silicon Ensemble）会通过DEF文件传递给PC(Physical Compiler),PC综合给出.DB获取网表和时序约束信息，自动放置标准单元，同时检查时序，优化单元放置。假如你用的是PC Astro那你可用write_milkway, read_milkway 传递数据。
时钟树生成(CTS Clock tree synthesis) 。芯片中的时钟网络驱动电路中的所有时间单元，因此时钟源端门单元携带大量负载延迟和不平衡，需要插入缓冲器来减少负载和平衡延迟。时钟网及其缓冲器构成时钟树。一般要重复几次才能做出理想的时钟树。---Clock skew.
STA 静态时序分析和后仿真。插入时钟树后，确定了每个单元的位置，可以提出工具Global Route此时延迟参数的提取更准确。SE把.V和.SDF文件传递给PrimeTime静态时序分析。在确认没有时规后，将这两份文件传递给前端人员进行模拟。对Astro 而言，在detail routing 之后,用starRC XT提取、生成参数E.V和.SDF文件传递给PrimeTime静态时序分析会更准确。
ECO(Engineering Change Order)。针对静态时序分析和后模拟中的问题，对电路和单元布局进行了小范围的改变.
Filler的插入(pad fliier, cell filler)。Filler指标准单元库和I/O Pad库中定义的与逻辑无关的填充物用于填充标准单元和标准单元之间，I/O Pad和I/O Pad它们之间的间隙主要是连接扩散层以满足需求DRC需要规则和设计。
布线(Routing)。Global route-- Track assign --Detail routing--Routing optimization 布线是指根据电路的连接关系，在满足工艺规则和布线层数限制、线宽、线间距限制和各线网可靠绝缘的电气性能限制的情况下I/O Pad用互连线连接，这些都是时序驱动(Timing driven ) 在这种情况下，确保关键时间路径上的连接长度最小。--Timing report clear
DRC和LVS
DRC检查芯片版图中各层物理图形的设计规则(spacing,width)，还包括检查天线效应，以确保芯片正常流动。LVS将版图与电路网表进行比较，确保流片出来的版图电路与实际电路一致。
工具Synopsyhercules/ mentor calibre/ CDN Dracula进行的.Astro also include LVS/DRC check commands

Tape out
在所有检查和验证正确的情况下，将最终版图放在正确的情况下GDSⅡ文件传递给Foundry工厂进行掩膜制造

Formality
任何时候改变电路设计后都可以使用Formaliyt验证这种变化是否影响或改变了设计的逻辑功能。如果确认变更后的设计等同于源设计，则修改后的设计可作为下一次验证时的源设计。由于结构相似的设计需要相对较短的时间，因此节省了验证时间。