模电数电笔试题汇总
时间：2022-09-29 07:30:00
2007年模拟电路面试题集
1、 基尔霍夫定理的内容是什么？
基尔霍夫定律包括电流定律和电压定律
电流定律：在集总电路中，所有流出节点的支路电流代数和恒定等于零。
电压定律：在集总电路中，所有支路电压的代数和恒等于零。
2.描述反馈电路的概念，列出其应用。
反馈是将输出电路中的电量输入电子系统中的输入电路。反馈类型包括：电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。负反馈的优点：降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效扩大放大器的通频带，自动调节。
负电压反馈的特点：电路输出电压趋于恒定。
电流负反馈的特点：电路的输出电流趋向于维持恒定。
无源滤波器：该电路主要有无源元件R、L和C组成
有源滤波器：集成运输和运输R、C具有无电感、体积小、重量轻等优点。
集成运放的开环电压增益和输入阻抗都很高，输出电阻小，构成有源滤波电路后，也有一定的放大和缓冲电压。但是成运输带宽有限，因此目前有源滤波电路工作频率很难做到。
数字电路
1.同步电路和异步电路有什么区别？
同步电路：存储电路中所有触发器的时钟输入端都连接到相同的时钟脉冲源，因此所有触发器状态的变化都与添加的时钟脉冲信号同步。
异步电路：电路没有统一的时钟，一些触发器的时钟输入端与时钟脉冲源连接，与时钟脉冲同步，而其他触发器的状态变化不与时钟脉冲同步。
2、什么是"线与"要实现逻辑，硬件特性的具体要求是什么？
将两个门电路的输出端并联成线和逻辑功能。
使用硬件OC实现门，同时在输出端口增加上拉电阻，因为不需要OC门可能会使灌溉电流过大，烧坏逻辑门。
3、解释setup和hold timeviolation，画图说明解决方案。VIA2003.11.06上海笔试题)
Setup/hold time是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器时钟信号上升到来之前数据稳定的时间。输入信号应提前上升(如有效上升)T时间到达芯片，这是建立时间-Setuptime.如不满足setup time,此时钟不能将此数据打入触发器，只能在下一时钟上升，数据才能打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time不够，数据也不能打入触发器。
建立时间(Setup Time)和保持时间（Hold time）。建立时间是指数据信号需要在时钟边缘前保持不变的时间。保持时间是指时钟跳转边缘后数据信号需要保持不变的时间。如果数据信号在时钟触发前后的持续时间超过建立和保持时间，则过量分别称为建立时间和保持时间。
4.什么是竞争和冒险？如何判断？如何消除？(汉王笔试)
在组合逻辑中，由于门的输入信号通道延迟不同，到达门的时间不一致称为竞争。毛刺被称为冒险。如果布尔式有相反的信号，它可能会产生竞争和冒险。
解决方案：一是添加布尔式消去项，二是在芯片外加电容。
5、名词：SRAM、SSRAM、SDRAM
SRAM：静态RAM
DRAM：动态RAM
SSRAM：Synchronous Static Random Access Memory同步静态随机访问存储器。它的一种类型SRAM。SSRAM时钟上升/下降沿开始所有访问。与时钟信号相关的地址、数据输入等控制信号。这一点和异步SRAM不同，异步SRAM访问独立于时钟，数据输入和输出由地址变化控制。
SDRAM：Synchronous DRAM同步动态随机存储器
6、FPGA和ASIC概念，他们的区别。(未知)
（集成电路在当今电子设备中的应用越来越广泛，几乎涉及到每一种电子设备。根据实现技术，集成电路可分为2类别：可编程逻辑器件（包括可编程逻辑器件）CPLD和FPGA等)和专用集成电路（ASIC）。让我们分别从这里开始2这类集成电路的特点及如何使用2类集成电路以实现我们的设计需求进行比较，为我们未来的系统设计提供参考。
首先我们以FPGA代表可编程逻辑器件和ASIC，它们最大的区别是FPGA在不知道用户的具体需求之前，所有电路都是按照一定的配置制造的，然后用户根据自己的设计需要选择电路使用，ASIC根据用户的设计要求制造电路。这是由上述原因造成的2类集成电路具有以下特点：ASIC单片生产成本较低，但设计成本较高，上市时间较慢；FPGA则具有高度的灵活性，低廉的设计成本以及适中的器件成本和快速的面世时间。
下面简单介绍一下使用情况ASIC和FPGA实现设计的步骤：
要设计和生产一个ASIC流程大致如下：首先是系统设计，这包括设计系统的外部接口、大模块划分、内部模块之间的接口确定、系统时钟确定等。然后进一步的详细设计包括每个大模块内的重新模块划分，确定内部小模块之间的接口等。再下一步是进行RTL级编码，实际电路设计采用硬件描述语言，类似于软件行业的代码编写。RTL完成级编码后进行RTL级仿真
FPGA
的设计过程和
ASIC
的设计过程在
系统设计、详细设计和
RTL
级编码
RTL
级仿真
阶段基本一样，但是经过综合生成网表后只需进行一次仿真即可，而且如果这次仿真通过即可使用烧录软件将设计输入
FPGA
母片中在调试电路板上进行系统级验证。
根据上面的介绍我们可以看出同一个设计使用
FPGA
实现比用
ASIC
实现可以
节省一次后仿真和样片的生产
2
个步骤，根据不同的设计和工艺厂家这
2
个步骤通常需要
6
周或更长时间，如果需要量产那么如果使用
ASIC
那么第一批量产芯片还需要
5
周或更长时间。，但如果样片出错就至少还需要
6
周或更长时间，所以从产品的时间成本上来看
FPGA
具有比较大的优势，它大量用于生产至少可以比
ASIC
快
3
个月的时间。这一点对于新产品迅速占领市场是至关重要的。而且，如果产品需要升级或做一些比较小的调整，用
FPGA
实现是很方便的，只要将改动后的代码重新烧录进
FPGA
即可（一般设备可以保留下载口，这样甚至可以作到设备在现场的远程在线下载），但如果是
ASIC
产品则需要重新进行综合、前后仿真、样片生产测试和量产，这样的时间成本远大于
FPGA
产品，对于产品上未成熟时期或市场急需的产品这样的时间成本，和相应造成的人员成本和经济成本往往是不能接受的，而且产品在未大量现场应用时一般都会存在缺陷，如果采用
ASIC
设计的设备一旦出现由于
ASIC
的问题引发的故障则
“
用户很生气、后果很严重
”
，因为此时设备修改起来相当麻烦，您需要从新布板、从新设计、从新验证、甚至要从新化几个月的时间等待芯片厂家为您提供与现有
ASIC
管脚和功能以至协议完全不一样的芯片！这还不是最严重的，更要命的是可能您将好不容易攻下的市场永远的失去了他还向您索赔！呜呼哀哉！而且因为
ASIC
的样片制造有一次性不返还的
NRE
费用，根据使用的不同工艺和设计规模大小，从几万到数十万甚至上百万美金不等，造成
ASIC
前期价格非常高，而一旦此颗芯片从技术到市场任何一个环节出现问题，那么我们不仅不能享受到
SAIC
价格优势带来的好处，我们还可能为其
NRE
费用买单，造成使用
ASIC
实现的成本远高于使用
FPGA
实现的经济成本。当然
ASIC
还是尤其绝对优势的一面，比如当事实证明其
ASIC
相当成熟，则其最终单片成本普遍较
FPGA
产品低一些，而且它的一些应用也是
FPGA
可能永远无法实现的，
比如用来实现大规模的
CPU
、
DSP
和支持多层协议的交换芯片等。还有就是为追求小面积而要求非常高的集成度，如手机芯片等。
同时我们通过以上描述容易知道
ASIC
的一些固有劣势恰好是
FPGA
产品的优势所在，
比如
FPGA
从开发到量产的时间短、可以在不改变设备硬件的情况下在线升级、可以为大企业实现个性化设计、价格适中等，但它也有其固有的缺点，如您不可能期望到系统级的
FPGA
产品售
20RMB/
片，也不能相信有厂家为您用
FPGA
定制您想要的
CPU
这类的玩笑。
从上面的比较可以看出来
FPGA
和
ASIC
各有各的优势在实际应用中应根据设计和产品的定位来选用。但通过和大量应用工程师的交流，笔者了解到他们对
FPGA
产品有一些认识误区，笔者也在这里讨论一下。
首先有些工程师认为
FPGA
产品在稳定性上不如
ASIC
，其实，在实际运行中同样工艺生产的
FPGA
和
ASIC
的物理特征和稳定性是没有什么区别的。用
FPGA
开发的产品对稳定性和运行环境的要求一点也不低，比如许多探测仪器、卫星、甚至前不久美国开发的深海海啸探测器中都大量的使用了
FPGA
产品。这些系统对稳定性和运行环境的要求不可谓不高，说明
FPGA
产品的稳定性是可靠性是可以信赖的。其次认为
ASIC
运行的速度要不
FPGA
更高，其实这个概念没错，但这只对频率非常高的设计而言，如
CPU
，在通常应用情况下而者没有区别，笔者就亲眼见过原来上海沪科公司的单板式底成本
2
。
5G SDH
设备板子，上面核心器件几乎全部是
FPGA
设计，指标非常完美以至
UT
斯达康要花大价钱收购它，但后来因为对老大哥华为的威胁太大而被灭了。
另外由于工艺技术的发展，现在
FPGA
和
ASIC
有相互融合取长补短的趋势，混和芯片是新的发展趋势。
FPGA
中内嵌丰富的通用电路，如
CPU
、
RAM
、
PCI
接口电路等等这样在提高了
FPGA
集成度的同时进一步加快了设计进度，同时减少了系统厂家的外围成本。
总之
FPGA
和
ASIC
产品的使用要根据产品的定位和设计需要来选用，
ASIC
产品适用于
设计规模特别大
，如
CPU
、
DSP
或多层交换芯片等，或者是
应用于技术非常成熟且利润率非常低
的产品，如家用电器和其它消费类电器，亦或是
大量应用的通用器件
如
RAM
、
PHY
等。而
FPGA
产品适用于
设计规模适中
，产品要求
快速
占领市场，或产品需要
灵活变动
的特性设计等方面的产品，如
PDH
、
2.5G
以下
SDH
设备和大部分的接口转换芯片等。当然具体使用那种产品来设计还要设计者充分考虑自己的产品定位来决定。）
答案：FPGA是可编程ASIC。
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要求，能以低研制成本，短交货周期供货的全定制，半定制集成电路。与 门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点。
7、什么叫做OTP片、掩膜片，两者的区别何在？
OTP means one time program，一次性编程
MTP means multi time program，多次性编程
OTP（One Time Program）是MCU的一种存储器类型
MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASHROM等类型。
MASKROM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；
FALSHROM的MCU程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途；
OTP ROM的MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。
8、单片机上电后没有运转，首先要检查什么？
首先应该确认电源电压是否正常。用电压表测量接地引脚跟电源引脚之间的电压，看是否是电源电压，例如常用的5V。
接下来就是检查复位引脚电压是否正常。分别测量按下复位按钮和放开复位按钮的电压值，看是否正确。
然后再检查晶振是否起振了，一般用示波器来看晶振引脚的波形，注意应该使用示波器探头的“X10”档。另一个办法是测量复位状态下的IO口电平，按住复位键不放，然后测量IO口（没接外部上拉的P0口除外）的电压，看是否是高电平，如果不是高电平，则多半是因为晶振没有起振。
另外还要注意的地方是，如果使用片内ROM的话（大部分情况下如此，现在已经很少有用外部扩ROM的了），一定要将EA引脚拉高，否则会出现程序乱跑的情况。有时用仿真器可以，而烧入片子不行，往往是因为EA引脚没拉高的缘故（当然，晶振没起振也是原因只一）。经过上面几点的检查，一般即可排除故障了。如果系统不稳定的话，有时是因为电源滤波不好导致的。在单片机的电源引脚跟地引脚之间接上一个0.1uF的电容会有所改善。如果电源没有滤波电容的话，则需要再接一个更大滤波电容，例如220uF的。遇到系统不稳定时，就可以并上电容试试（越靠近芯片越好）。
10、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？（汉王笔试）
常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。
11、如何解决亚稳态。（飞利浦－大唐笔试）
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平 上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
12、IC设计中同步复位与异步复位的区别。（南山之桥）
一、特点：
C$m&\ q(`%z qGuest 同步复位：顾名思义，同步复位就是指复位信号只有在时钟上升沿到来时，才能有效。否则，无法完成对系统的复位工作。用Verilog描述如下：
8^!V x Z s ` hGuest always @ (posedge clk) begin
.BL C j a;f q eGuest if (!Rst_n)
F G,i z&~!aGuest ...EDA中国门户网站 f;l9e M r'g gG
endEDA中国门户网站9o2_2T"F;Rw
异步复位：它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位。用Verilog描述如下：EDA中国门户网站.V4Q Y/j L
always @(posedge clk,negedge Rst_n) beginEDA中国门户网站 ? u P r [ z
if (!Rst_n)
E$P _ H'M.W$WGuest ...
j k{ P e;J5}Guest endEDA中国门户网站9K ? k1z Q h G b2K
二、各自的优缺点：
%v _ ] K1D-W;J7i8@Guest 1、总的来说，同步复位的优点大概有3条：
@ l X%}3[0b9b aGuest a、有利于仿真器的仿真。
g3^*o!U \;M M$oGuest b、可以使所设计的系统成为100%的同步时序电路，这便大大有利于时序分析，而且综合出来的fmax一般较高。
}0Y9H,m)~Guest c、因为他只有在时钟有效电平到来时才有效，所以可以滤除高于时钟频率的毛刺。EDA中国门户网站 n w d U GP.w k5k
他的缺点也有不少，主要有以下几条：
(M B2q'{ c i X&C R FGuest a、复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位任务。同时还要考虑，诸如：clkskew,组合逻辑路径延时,复位延时等因素。
V s3t z$e r ^Guest b、由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口，所以，倘若采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样就会耗费较多的逻辑资源。EDA中国门户网站 d5g$@ { U4QR
2、对于异步复位来说，他的优点也有三条，都是相对应的：EDA中国门户网站4y&z y9pt {:}(m(t z
a、大多数目标器件库的dff都有异步复位端口，因此采用异步复位可以节省资源。
u K Q%o1M A5s6[ H }Guest b、设计相对简单。
w!X,s p n9A0^5T ] GGuest c、异步复位信号识别方便，而且可以很方便的使用FPGA的全局复位端口GSR。
e'X O3a a L WGuest 缺点：EDA中国门户网站 _ V#X V O W O
a、在复位信号释放(release)的时候容易出现问题。具体就是说：倘若复位释放时恰恰在时钟有效沿附近，就很容易使寄存器输出出现亚稳态，从而导致亚稳态。EDA中国门户网站%N!Q d2Z ] }WK D-J
b、复位信号容易受到毛刺的影响。EDA中国门户网站 s,sG UQ(a"[:C m#A a e
三、总结：EDA中国门户网站#e [ M'rs*z s
所以说，一般都推荐使用异步复位，同步释放的方式，而且复位信号低电平有效。这样就可以两全其美了。
在可编程芯片的内部，信号传输时需要时间的，即异步复位信号rst到达寄存器A和寄存器B的时间存在诧异，而时钟信号因为有专用的线路不受影响；
寄存器A B受到同步复位信号rst_syn时必须在时钟沿处采发生变化，这样对系统不会造成危害；而受到异步复位rst时，寄存器A B的输出马上发生改变，因为异步复位信号rst到达寄存器A和寄存器B的时间存在诧异所以A B的输出也不是同时变化的，更重要的是他们不再时钟沿上变化，这样后续逻辑可能会收到错误的结果，从而造成系统不稳定；
总之，在同步设计中尽量不要使用异步逻辑；
13、MOORE 与 MEELEY状态机的特征。（南山之桥）
答：两种典型的状态机是摩尔（Moore）状态机和米立（Mealy）状态机。摩尔有限状态机输出只与当前状态有关，与输入信号的当前值无关，是严格的现态函数。在时钟脉冲的有效边沿作用后的有限个门延后，输出达到稳定值。即使在时钟周期内输入信号发生变化，输出也会保持稳定不变。从时序上看，Moore状态机属于同步输出状态机。Moore有限状态机最重要的特点就是将输入与输出信号隔离开来。
Mealy状态机的输出是现态和所有输入的函数，随输入变化而随时发生变化。从时序上看，Mealy状态机属于异步输出状态机，它不依赖于时钟。
14、多时域设计中,如何处理信号跨时域。（南山之桥）
不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用FIFO,双口RAM，握手信号等。
跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域1中的一个信号，要送到时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器同步后，才能进入时钟域2。这个同步器就是两级d触发器，其时钟为时钟域2的时钟。这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号，或地址。当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步FIFO的设计中，比较读写地址的大小时，就是用这种方法。如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题。
我们可以在跨越Clock Domain时加上一个低电平使能的LockupLatch以确保Timing能正确无误。
15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。（飞利浦－大唐笔试）
Delay < period - setup – hold
16、时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。
17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决
定最大时钟的因素，同时给出表达式。（威盛VIA 2003.11.06 上海笔试试题）
18、说说静态、动态时序模拟的优缺点。（威盛VIA 2003.11.06 上海笔试试题）
动态时序验证是在验证功能的同时验证时序，需要输入向量作为激励。随着规模增大，所需要的向量数量以指数增长，验证所需时间占到整个设计周期的50，且这种方法难以保证足够的覆盖率，因而对片上系统芯片设计已成为设计流程的瓶颈，所以必须有更有效的时序验证技术取代之。
动态时序仿真的优点是比较精确，而且同后者相比较，它适用于更多的设计类型。
但是它也存在着比较明显的缺点：首先是分析的速度比较慢；其次是它需要使用输入矢量，这使得它在分析的过程中有可能会遗漏一些关键路径(critical paths)，因为输入矢量未必是对所有相关的路径都敏感的。 静态时序分析技术是一种穷尽分析方法，用以衡量电路性能。它提取整个电路的所有时序路径，通过计算信号沿在路径上的延迟传播找出违背时序约束的错误，主要是检查建立时间和保持时间是否满足要求，而它们又分别通过对最大路径延迟和最小路径延迟的分析得到。静态时序分析的方法不依赖于激励，且可以穷尽所有路径，运行速度很快，占用内存很少。它完全克服了动态时序验证的缺陷，适合进行超大规模的片上系统电路的验证，可以节省多达20的设计时间。因此，静态时序分析器在功能和性能上满足了全片分析的目的。
19、一个四级的Mux,其中第二级信号为关键信号 如何改善timing。（威盛VIA 2003.11.06）
关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。（
需要改进的代码： 改进后的：
always@(a,late_data,c,d,sl) always@(a,late_data,c,d,sl)
begin begin
out=1’b0; out_temp=0;
if(sl[0]) out=a; if(sl[0]) out_temp=a;
if(sl[1]) out=late_data; if(!sl[2]) out_temp=c;
if(!sl[2]) out=c; if(sl[3]) out_temp=d;
if(sl[3]) out=d; if((sl[1]==1’b0)&&
end (sl[2]==1’b1)&&(sl[3]==1’b0))
out=late_data;
else out=out_temp; end
23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）
24、please show the CMOS inverter schematic,layoutand its cross sectionwith P- well process.Plot its transfer curve (Vout-Vin)And also explain the operation region of PMOS and NMOS for each segment of thetransfer curve? （威盛笔试题circuit design-beijing-03.11.09）
25、To design a CMOS invertor with balance riseand fall time,please define the rationof channel width of PMOS and NMOS and explain?
26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子）
和载流子有关，P管是空穴导电，N管是电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等。
27、用mos管搭出一个二输入与非门。（扬智电子笔试）
<数字电子技术基础>49页
28、please draw the transistor level schematic ofa cmos 2 input AND gate and explainwhich input has faster response for output rising edge.(less delay time)。
29、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。（Infineon笔 试）
30、画出CMOS的图，画出tow-to-onemux gate。（威盛VIA 2003.11.06 上海笔试试题）
31、用一个二选一mux和一个inv实现异或。（飞利浦－大唐笔试）
32、画出Y="A"*B+C的cmos电路图。（科广试题）
33、用逻辑们和cmos电路实现ab+cd。（飞利浦－大唐笔试）
34、画出CMOS电路的晶体管级电路图，实现Y="A"*B+C(D+E)。（仕兰微电子）
35、利用4选1实现F(x,y,z)=xz+yz’。（未知）
36、给一个表达式f="xxxx"+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化
简）。
38、为了实现逻辑（A XOR B）OR （C AND D），请选用以下逻辑中的一种，并说明为什
么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知）
39、用与非门等设计全加法器。（华为）
42、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0
多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。（未知）
43、用波形表示D触发器的功能。（扬智电子笔试）
44、用传输门和倒向器搭一个边沿触发器。（扬智电子笔试）
45、用逻辑们画出D触发器。（威盛VIA2003.11.06 上海笔试试题）
46、画出DFF的结构图,用verilog实现之。（威盛）
47、画出一种CMOS的D锁存器的电路图和版图。（未知）
48、D触发器和D锁存器的区别。（新太硬件面试）
49、简述latch和filp-flop的异同。（未知）
50、LATCH和DFF的概念和区别。（未知）
51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。
（南山之桥）
52、用D触发器做个二分颦的电路.又问什么是状态图。（华为）
53、请画出用D触发器实现2倍分频的逻辑电路？（汉王笔试）
54、怎样用D触发器、与或非门组成二分频电路？（东信笔试）
55、How many flip-flop circuits are needed todivide by 16? (Intel) 16分频？
56、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出
carryout和next-stage. （未知）
57、用D触发器做个4进制的计数。（华为）
58、实现N位JohnsonCounter,N="5"。（南山之桥）
59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？（仕兰微电子）
60、数字电路设计当然必问Verilog/VHDL，如设计计数器。（未知）
61、BLOCKING NONBLOCKING 赋值的区别。（南山之桥）
62、写异步D触发器的verilogmodule。（扬智电子笔试）
module dff8(clk , reset, d,q);
input clk;
input reset;
input [7:0] d;
output [7:0] q;
reg [7:0] q;
always @ (posedge clk orposedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
63、用D触发器实现2倍分频的Verilog描述？ （汉王笔试）
module divide2( clk , clk_o,reset);
input clk , reset;
output clk_o;
wire in;
reg out ;
always @ ( posedge clk or posedge reset)
if ( reset)
out <= 0;
else
out <= in;
assign in = ~out;
assign clk_o = out;
endmodule
64、可编程逻辑器件在现代电子设计中越来越重要，请问：a) 你所知道的可编程逻辑器件有哪些？ b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。（汉王笔试）
PAL，PLD，CPLD，FPGA。
65、请用HDL描述四位的全加法器、5分频电路。（仕兰微电子）
66、用VERILOG或VHDL写一段代码，实现10进制计数器。（未知）
67、用VERILOG或VHDL写一段代码，实现消除一个glitch。（未知）
68、一个状态机的题目用verilog实现（不过这个状态机画的实在比较差，很容易误解
的）。（威盛VIA 2003.11.06 上海笔试试题）
69、描述一个交通信号灯的设计。（仕兰微电子）
70、画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。（扬智电子笔试）
71、设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钱
数。 （1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计
的要求。（未知）
72、设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑找零：（1）
画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求；（3）设计
工程中可使用的工具及设计大致过程。（未知）
73、画出可以检测10010串的状态图,并verilog实现之。（威盛）
74、用FSM实现101101的序列检测模块。（南山之桥）
a为输入端，b为输出端，如果a连续输入为1101则b输出为1，否则为0。
例如a： 0001100110110100100110
b：0000000000100100000000
请画出statemachine；请用RTL描述其state machine。（未知）
75、用verilog/vddl检测stream中的特定字符串（分状态用状态机写）。（飞利浦－大唐
笔试）
76、用verilog/vhdl写一个fifo控制器(包括空，满，半满信号)。（飞利浦－大唐笔试）
77、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y="lnx"，其中，x
为4位二进制整数输入信号。y为二进制小数输出，要求保留两位小数。电源电压为3~5v假
设公司接到该项目后，交由你来负责该产品的设计，试讨论该产品的设计全程。（仕兰微
电子）
78、sram，falsh memory，及dram的区别？（新太硬件面试）
79、给出单管DRAM的原理图(西电版《数字电子技术基础》作者杨颂华、冯毛官205页图9
－14b)，问你有什么办法提高refresh time，总共有5个问题，记不起来了。（降低温
度，增大电容存储容量）（Infineon笔试）
80、Please draw schematic of a common SRAM cell with 6transistors,point out
which nodes can store data and which node is word line control?（威盛笔试题
circuit design-beijing-03.11.09）
81、名词:sram,ssram,sdram
名词IRQ,BIOS,USB,VHDL,SDR
IRQ: Interrupt ReQuest
BIOS: Basic Input OutputSystem
USB: Universal SerialBus
VHDL: VHIC Hardware Description Language
SDR: Single Data Rate
压控振荡器的英文缩写(VCO)。
动态随机存储器的英文缩写(DRAM)。
名词解释，无聊的外文缩写罢了，比如PCI、ECC、DDR、interrupt、pipeline、
IRQ,BIOS,USB,VHDL,VLSI VCO(压控振荡器) RAM (动态随机存储器)，FIR IIR DFT(离散
傅立叶变换)或者是中文的，比如：a.量化误差 b.直方图 c.白平衡
1、在本征半导体中，自由电子和空穴总是___，当温度升高时，本征载流子浓度___。
2、在PN结形成过程中，载流子存在两种运动形式，即___ 和___。
3、放大电路静态工作点随温度变化，是由于三极管的参数___ ___ ___随温度变化引起
4、在电源电路中，常用的三种整流方式？
5、什么叫交越失真？产生的原因是什么？
6、功率放大电路按静态Q点设置不同分为___ ___ ___三种工作状态。
7、理想集成运放开环电压放大倍数Aud=___，输入电阻Rid=___，输出电阻Rod=___，
共模抑制比Kcmr=___，开环带宽BW=___。
8、场效应管是通过改变___来改变漏极电流的，所以是一个___控制的___器件。
9、已知一个电感三点式振荡器的L1，L2，M，C，则震荡频率f0=___。
10、某LC振荡器的震荡频率在50~1000HZ之间，通过电容来调节，由此可知电容C的最大
值是最小值的___倍。
1、下面是一些基本的数字电路知识问题，请简要回答之。
a) 什么是Setup 和Holdup时间？
Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触
发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿
（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setuptime.
如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时
钟上升沿，数据才能被打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。
如果holdtime不够，数据同样不能被打入触发器。
b) 什么是竞争与冒险现象？怎样判断？如何消除？
c) 请画出用D触发器实现2倍分频的逻辑电路？
d) 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？
e) 什么是同步逻辑和异步逻辑？
f) 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接
口、所存器/缓冲器）。
g) 你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？
2、 可编程逻辑器件在现代电子设计中越来越重要，请问：
a) 你所知道的可编程逻辑器件有哪些？
b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。
3、 设想你将设计完成一个电子电路方案。请简述用EDA软件（如PROTEL）进行设计（包
括原理图和PCB图）到调试出样机的整个过程。在各环节应注意哪些问题？
1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。
2、你认为你从事研发工作有哪些特点？
3、基尔霍夫定理的内容是什么？
4、描述你对集成电路设计流程的认识。
5、描述你对集成电路工艺的认识。
6、你知道的集成电路设计的表达方式有哪几种？
7、描述一个交通信号灯的设计。
8、我们将研发人员分为若干研究方向，对协议和算法理解（主要应用在网络通信、图象语音压缩方面）、电子系统方案的研究、用MCU、DSP编程实现电路功能、用ASIC设计技术设计电路（包括MCU、DSP本身）、电路功能模块设计（包括模拟电路和数字电路）、集成电路后端设计（主要是指综合及自动布局布线技术）、集成电路设计与工艺接口的研究。
你希望从事哪方面的研究？（可以选择多个方向。另外，已经从事过相关研发的人员可以详细描述你的研发经历）。
第二部分：专业篇
（根据你选择的方向回答以下你认为相关的专业篇的问题。一般情况下你只需要回答五道题以上，但请尽可能多回答你所知道的，以便我们了解你的知识结构及技术特点。）
1、请谈谈对一个系统设计的总体思路。针对这个思路，你觉得应该具备哪些方面的知识？
2、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y=lnx，其中，x为4位二进制整数输入信号。y为二进制小数输出，要求保留两位小数。电源电压为3~5v假设公司接到该项目后，交由你来负责该产品的设计，试讨论该产品的设计全程。
3、简单描述一个单片机系统的主要组成模块，并说明各模块之间的数据流流向和控制流流向。简述单片机应用系统的设计原则。
4、请用方框图描述一个你熟悉的实用数字信号处理系统，并做简要的分析；如果没有，也可以自己设计一个简单的数字信号处理系统，并描述其功能及用途。
5、画出8031与2716（2K*8ROM）的连线图，要求采用三-八译码器，8031的P2.5,P2.4和P2.3参加译码，基本地址范围为3000H-3FFFH。该2716有没有重叠地址？根据是什么？若有，则写出每片2716的重叠地址范围。
6、用8051设计一个带一个8*16键盘加驱动八个数码管（共阳）的原理图。
7、PCI总线的含义是什么？PCI总线的主要特点是什么？
8、请简要描述HUFFMAN编码的基本原理及其基本的实现方法。
9、说出OSI七层网络协议中的四层（任意四层）。
10、中断的概念？简述中断的过程。
11、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。
12、要用一个开环脉冲调速系统来控制直流电动机的转速，程序由8051完成。简单原理如下：由P3.4输出脉冲的占空比来控制转速，占空比越大，转速越快；而占空比由K7-K0八个开关来设置，直接与P1口相连（开关拨到下方时为"0"，拨到上方时为"1"，组成一个八位二进制数N），要求占空比为 N/256。
下面程序用计数法来实现这一功能，请将空余部分添完整。
MOV P1，#0FFH
LOOP1 ：MOV R4，#0FFH
--------
MOV R3，#00H
LOOP2 ：MOV A，P1
--------
SUBB A，R3
JNZ SKP1
--------
SKP1：MOV C，70H
MOV P3.4，C
ACALL DELAY ：此延时子程序略
--------
--------
AJMP LOOP1
13、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？
14、请用HDL描述四位的全加法器、5分频电路。
15、简述FPGA等可编程逻辑器件设计流程。
16、同步电路和异步电路的区别是什么？
17、电压源、电流源是集成电路中经常用到的模块，请画出你知道的线路结构，简单描述其优缺点。
18、描述反馈电路的概念，列举他们的应用。19、放大电路的频率补偿的目的是什么，有哪些方法？
20、画出CMOS电路的晶体管级电路图，实现Y=A.B+C(D+E)
21、请分析如下电路所实现的功能。
22、A）
＃i nclude
void testf(int*p)
{
*p+=1;
}
main()
{
int *n,m[2];
n=m;
m[0]=1;
m[1]=8;
testf(n);
printf("Data value is %d ",*n);
}
------------------------------
B)
＃i nclude
void testf(int**p)
{
*p+=1;
}
main()
{int *n,m[2];
n=m;
m[0]=1;
m[1]=8;
testf(&n);
printf(Data value is %d",*n);
}
下面的结果是程序A还是程序B的？
Data value is 8
那么另一段程序的结果是什么？
23、用简单电路实现，当A为输入时，输出B波形为：A: B:
24、LC正弦波振荡器有哪几种三点式振荡电路，分别画出其原理图。
25、锁相环有哪几部分组成？
26、人的话音频率一般为
