下图显示了 I/O 时钟资源的BUFR/BUFMR/BUFIO 时钟区域详细信息。

每个 I/O bank 包含四个 BUFIO 和四个 BUFR。 这些时钟缓冲器中的每一个都可以由具有时钟功能的特定输入时钟引脚对驱动，也可以由 MMCM 的特定输出时钟直接驱动。 两个具有时钟功能的输入引脚对，称为 MRCC，支持多区域时钟方案。 一个 MRCC 引脚对可以驱动特定的 BUFMR，而 BUFMR 又可以驱动相同和相邻区域中的 BUFIO 和 BUFR，从而促进多区域/存储体接口。 同样，GT quad 也可以驱动 BUFMR。

MMCM< 3:0 > 输出具有通往 BUFR 和 BUFIO 的专用高性能差分路径。 此功能也称为高性能时钟 (HPC)。

尽管所有 7 系列器件具有相同的基本架构，但家族之间和家族内的器件之间存在一些架构差异。

每个 7 系列 FPGA 在器件的左边缘至少有一个完整的 I/O 列。 GT 可以是 7 系列 FPGA（GTP、GTX 或 GTH）支持的任何一种串行收发器。带有 GT 的设备要么在设备的右边缘有混合的 GT 和 I/O 列（一些 Kintex-7 设备和一些 Artix-7 设备），要么在右边缘有一个完整的 GT 列（一些 Kintex-7 设备和一些 Virtex-7 设备）以及设备右侧的完整 I/O 列。 其他 Virtex-7 器件具有完整的 GT左侧和右侧边缘的列，左侧和右侧具有完整的 I/O 列。Artix-7 200T 设备在时钟列旁边的顶部和底部都有 GTP 收发器。因此，并非 7 系列器件中的所有时钟区域都包含前面图中所示的所有模块。

7 系列 FPGA 时钟具有与 Virtex-6 FPGA 相似的结构，并支持许多相同的功能。 但是，对各种时钟元件及其功能存在一些架构差异和修改。 与 Spartan-6 FPGA 相比，架构和功能都发生了一些重大变化。一些 Spartan-6 FPGA 时钟原语不再可用，取而代之的是更强大、更简单的结构。

• 7 系列 FPGA 的基本 BUFIO 时钟功能没有改变，只是 BUFIO 现在只跨越一个存储体。 相邻存储体的直接时钟由新的时钟缓冲器代替。 现在每个银行有四个 BUFIO。 与BUFIO演进类似，BUFR的基本目的并没有改变。 但是，现在 BUFR 仅直接跨越单个时钟区域。 现在每个区域有四个 BUFR 和四个区域时钟（轨道）。
• 7 系列 FPGA 引入了一种新的缓冲器类型：BUFMR/BUFMRCE。 BUFMR/BUFMRCE 驱动相同和垂直相邻区域中的 BUFIO 和/或 BUFR。它们还提供与 Virtex-6 FPGA 中相同的多时钟区域/多存储库时钟路由，支持相同的三个时钟区域/存储库功能。BUFMRCE 具有可选择的同步或异步切换功能。
• 7 系列 FPGA 不再支持 Virtex-6 系列中的全局时钟 (GC) 输入管脚。 每组四个具有时钟功能的时钟输入引脚/对取代了 GC。
  具有时钟功能的输入引脚的连接性已得到增强，以支持许多以前的 GC 功能。
• 全局时钟多路复用器 BUFGMUX 添加了一个属性 CLK_SEL_TYPE，用于允许两个输入时钟的同步或异步时钟切换（以前只能通过 IGNORE 端口使用）。
• BUFHCE 具有增强的时钟使能，以允许输入时钟的同步或异步使能。
• CMT 现在包含一个 MMCM 和一个 PLL（MMCM 的一个子集），而不是两个 MMCM，以及保留的专用存储器接口逻辑。 CMT 列与 CMT 内的 SelectIO列/组相邻，并且具有对 I/O 的专用访问以实现高性能。 全局时钟缓冲器仍然位于由 CMT 驱动的 I/O 列之间的器件垂直中心。不再支持 CMT 内的直接级联。 直接级联到相邻的 CMT 是可能的，但由于资源有限而受到限制。 级联到其他 CMT超出相邻 CMT 会导致源和目标 MMCM/PLL 之间的相位偏移，并且需要特殊的属性设置。
• 小数除法器不再共享输出计数器。 这可以释放这些计数器用于其他用途。 分数计数器增加了静态相移能力。
• CLOCK_HOLD 功能不再可用。
• MMCM 支持扩频。

• Spartan-6 架构特有的一些 Spartan-6 FPGA 时钟电路拓扑、功能和模块不受支持，并已被 7 系列 FPGA 时钟特性所取代。 7 系列器件不直接支持 DCM_SP、DCM_CLKGEN、BUFIO2、BUFIO2_2CLK、BUFIO2FB、BUFPLL 和 BUFPLL_MCB 等特性和功能。

• PLL 是 MMCM 的子集，具有相同的性能（除了最小 CLKIN/PFD 和最小/最大 VCO 频率）、一些连接限制和一些减少的功能。 与之前的 Spartan® FPGA PLL 相比，7 系列 FPGA PLL 增加了断电、输入时钟切换和级联到相邻 CMT 的功能。 PLL 与 BUFIO 或 BUFR 没有直接连接。

• 在 7 系列 FPGA 中，BUFIO2 和 BUFIO2_2CLK 原语没有直接替代品。 使用 BUFIO 和 BUFR 与推荐的连接来驱动 ILOGIC 和 OLOGIC。

• 不再支持从 GCLK 到 CMT 和全局时钟缓冲器的 Spartan-6 FPGA BUFIO2 专用输入路由。 要迁移到 7 系列 FPGA，请使用来自 CCIO 引脚的专用输入路由。

• 7 系列 FPGA 中没有与 Spartan-6 FPGA BUFPLL 直接等效的产品。 要进行迁移，请将 BUFIO 和 BUFR 与 ILOGIC 和 OLOGIC 的推荐连接一起使用。 来自 MMCME2 CLKOUT[0:3] 的高性能时钟布线取代了到 BUFPLL 的专用布线。 ISERDES 和 OSERDES 电路基于 Virtex-6 架构。

• 在 7 系列 FPGA 中，不再需要 BUFPLL_MCB 原语。 DDR 存储器接口在 7 系列 FPGA 中具有不同的（软）实现。

• 在 7 系列 FPGA 中，不再需要 BUFIO2FB 原语。 对于 MMCM 和 PLL 反馈连接，CLKFBIN 可以直接连接到全局时钟缓冲器、输入引脚或 CLKFBOUT，具体取决于所使用的反馈。

• Spartan-6 FPGA 仅支持 BUFH。 7 系列 FPGA BUFHCE 原语增加了禁用时钟的能力，以在由该资源驱动的时钟区域中实现潜在的节能。

• 7 系列 FPGA 新缓冲器 BUFMR/BUFMRCE 在相同和垂直相邻的时钟区域中驱动 BUFIO 和/或 BUFR。 当与 BUFIO 或 BUFR 一起使用时，BUFMR/BUFMRCE 允许 MRCC 输入访问相邻时钟区域中的 BUFIO 和 BUFR。 BUFMRCE 具有可选择的同步或异步切换功能。

• Spartan-6 FPGA 设计迁移的新原语是BUFR。 当与 BUFIO 结合使用时，BUFR 功能取代了 BUFIO2、BUFIO2_2CLK 和 BUFPLL 功能。 每个时钟区域有四个 BUFR。

• Spartan-6 FPGA 设计迁移的另一个新原语是 BUFIO。 与 BUFR 一起使用时，BUFIO 功能取代了 BUFIO2、BUFIO2_2CLK 和 BUFPLL 功能。 每个BANK有四个 BUFIO。

• Spartan-6 架构中没有两个 DCM 和一个 PLL，7 系列 FPGA 使用一个 CMT，其中包含一个 MMCM、一个 PLL 和专用的存储器接口逻辑，这些逻辑是为 Xilinx 保留的。 这些功能现在支持 DCM 及其相关功能。 CMT 位于与 SelectIO 列相邻的单独列中，并具有对 I/O 的专用访问权限。 DCM_SP 和 DCM_CLKGEN 不再可用，它们的功能现在在 MMCM 和 PLL 中得到支持。

• 7 系列 FPGA 不再支持全局时钟 (GCLK) 输入。 现在，每个支持 Spartan-6 FPGA GCLK 引脚功能的每个 bank 中都有四个具有时钟功能的输入引脚。

• 对于 Spartan-6 FPGA 设计人员来说，MMCM 是一个新的功能块。 MMCM 增加了分数除法、精细相移、动态相移、反相时钟输出、CLKOUT6 到 CLKOUT4 级联以及一些其他功能。 到 BUFPLL 的直接布线连接被使用 CLKOUT[0:3] 从 MMCM 到 BUFIO/BUFR 的 HPC 连接所取代。 更广泛的 DRP 也可用。

• 对于通用高速I/O 时钟，不再推荐使用PLL 的CMT 功能。 PLL 没有直接连接到 BUFIO 或 BUFR。 不再支持 CLKOUT0 反馈。 将 MMCM 用于高速 I/O 接口。 级联连接使用有限的 CMT 骨干资源。 还有一种新的断电模式。 完全支持输入时钟切换。 Spartan-6 FPGA 和 7 系列 FPGA 的工作范围不同。 DRP 功能仍然可用。 DRP 功能位置和地址已更改。

• 不再支持 Spartan-6 FPGA DCM_SP。 要迁移到 7 系列 FPGA，请使用 MMCM 和 PLL。

• 7 系列 FPGA 不直接支持 Spartan-6 FPGA DCM_CLKGEN。

• 使用低带宽的 MMCM 或 PLL 进行输入抖动滤波。 M/D 值的动态重新编程也可以使用 MMCM 或 PLL 的 DRP 参考设计来完成。

下表总结了 7 系列 FPGA 的时钟连接。

7 系列 FPGA 系列中的每一个都有一些独特的连接要求。下表按器件系列列出了描述的连接限制。

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