【题目精刷】2022紫光展锐-数字IC设计

• A.Verilog并行计算语言，C语言只是串行计算；
• B.Verilog语言可以描述电路结构，C语言只描述算法；
• C.Verilog语言来自C语言，包括其逻辑和延迟；
• D. Verilog语言可以编写测试向量进行模拟和测试。

语法结构相似 和 源于 差别还是挺大的。

• A.4KB
• B.8KB
• C.16KB

8bit * 2^13 depth / 8(bit/Byte) = 8192Byte = 8KB

• A.EDGE
• B.TD-SCDMA
• C.LTE
• D.WiFi

A：2.5G/2.75G
C: 4G
D: 无线局域网技术

• A.mkdir
• B.rm/li>
• C.mv
• D.del

Linux命令大全

A：mkdir: make directory
B：rm：remove
C: mv: move
D: del: 好像没这个命令

• A.case
• B.if-else
• C.repeat
• D.casaz

repeat: 循环语句。按固定次数执行一条语句。如果表达式的计算结果为未知或高阻抗，则应将其视为零，并且不应执行任何语句。

• A.1.28
• B.1.45
• C.1.54
• D.1.56

8’b10011100 * 0.01V = 1.56V

• A.顺序
• B.并行
• C.顺序或并行
• D.不一定

always 块还是可以包含并行块 fork…join 的，虽然不可综合。

• A.synchronizer
• B.fifo
• C.handshake protocol
• D.sampling by DFF

A: 脉冲同步器，也是有一定适用条件的，输入脉冲最小间隔为两个同步器时钟周期，如果输入脉冲间隔过近导致同步器不能检测到每个脉冲。相对D来说还是更通用一些。
B：FIFO，异步FIFO处理是较为通用的。
C: 握手协议。
D：打两拍采样的方式只适用于慢到快。

• A.reg
• B.wire
• C.tri
• D.Z

未显示定义的信号默认为 单bit wire。

• A.标准单元库
• B.网表
• C.SDF
• D.RTL

• RTL行为级仿真
  综合前仿真。来检查代码中的语法错误以及代码行为的正确性，其中不包括延时信息。如果没有实例化一些与器件相关的特殊底层元件的话，这个阶段的仿真也可以做到与器件无关。
• 综合后门级功能仿真（前仿真）
  综合工具除了可以输出一个标准网表文件以外，还可以输出Verilog或者VHDL网表，其中标准网表文件是用来在各个工具之间传递设计数据的，并不能用来做仿真使用，而输出的Verilog或者VHDL网表可以用来仿真，之所以叫门级仿真是因为综合工具给出的仿真网表已经是与生产厂家的器件的底层元件模型对应起来了，所以为了进行综合后仿真必须在仿真过程中加入厂家的器件库，对仿真器进行一些必要的配置，不然仿真器并不认识其中的底层元件，无法进行仿真。
• 时序仿真（后仿真）
  设计布局布线完成以后可以提供一个时序仿真模型，这种模型中也包括了器件的一些信息，同时还会提供一个SDF时序标注文件（Standard Delay format Timing Anotation）。

• A.4
• B.5
• C.6
• D.7

• A.提高时钟频率
• B.降低时钟频率
• C.提高工作电压
• D.降低工作电压

保持关系：
$$t_{launch}+t_{clk2q}+t_{logic}<t_{capture}+t_{hold}$$

参考《Static timing analysis for nanometer designs_ a practical approach》2.10 Operating Conditions

对于电压，升压电流大 时延小，降压电流小 时延大。

setup问题是时序关键路径总时延过大，而hold问题则是总时延过小。

A、B: 从上述保持关系可知，与时钟频率无关
C、D: 对hold有帮助，环境对于专用时钟网络影响不大，而需要逻辑时延增大，所以需要降压。

• A.行为级描述
• B.综合
• C.ECO
• D.验证

工程变更（Engineering Change Order）:
在芯片设计中，ECO是在经过自动化工具处理后直接将逻辑变更插入到网表（netlist）的过程。ECO通常在制作芯片掩膜之前完成，以避免和节省完全ASIC逻辑综合、技术映射、布局、布线、布局提取和时序验证的时间。EDA工具通常提供促成此种类型ECO的增量操作模式。
ASIC设计中最常见的ECO是门级网表ECO（gate-level netlist ECO）。在此流程中，工程师手动编辑门级网表，而不是重新运行逻辑综合。

• A.Behavior Level
• B.Register Transfer Level
• C.Gate Level

行为级作为RTL的更高层次抽象，主要描述的是算法层面的内容。
STA很少在RTL级别上完成，因为在这一层级上，更重要的是验证设计的功能，而不是时序。此外，并非所有的时间信息都可用，因为块的描述是在行为层面上。一旦RTL级的设计被综合到门级，就可以使用STA验证设计的时序。STA也可以在执行逻辑优化之前运行-目标是确定最差或关键的时序路径。在逻辑优化之后，可以重新运行STA，以查看是否仍有需要优化的故障路径，或者确定关键路径。

• A.4’b1011
• B.4’B1111
• C.1’b1
• D.1’b0

此处的 & 作为 缩减运算符，一元缩减运算符对单个操作数进行按位运算，产生单位结果。

fork 
    begin #1; end
    begin #2; end
join_none 
$display($time);

上述代码中需要等待多长时间？

• A.1ns
• B.2ns
• C.3ns
• D.4ns

time unit = 1ns

Fork…join 控制选项：

所以父进程下的 $display 与 fork中的派生进程 begin…end 并发执行。等待2ns后，第二个begin…end进程执行完成。

注意 $display 输出的是0；

• A.task
• B.initial
• C.always
• D.forever

Verilog行为模型包含过程语句，用于控制模拟和操作前面描述的数据类型的变量。这些语句包含在过程中。每个过程都有一个与其相关联的活动流。
forever 作为一个语句，必须在过程块中。

• A.VDD
• B.GND
• C.Source
• D.Drain

反相器 CMOS制造（Fabrication）与布局（Layout）

衬底必须被绑定到一个低电位，以避免p型衬底和n+ nMOS源或漏之间的p-n结的正向偏置。

同样地，n阱必须与一个高电位相连接。通过添加大量掺杂的衬底和阱 contact 或 tap ，将GND和VDD分别连接到衬底和n阱。

PMOS的衬底是n阱。

• A.(0.1101)2
• B.(0.0101)2
• C.(0.1011)2
• D.(0.1111)2

除了普通的转换外，有一种简便的方法就是先移位后转换。

0.8125 * 2^4 = 13 = 4’b1101

• A.10
• B.11
• C.12
• D.13

5个数，向上取整为8 ，需要拓展 3bit

• A.always@(posedge clk or negedge reset) if(reset)
• B.always@(posedge clk or reset) if(!reset)
• C.always@(posedge clk or negedge reset) if(!reset)
• D.always@(negedge clk or posedge reset) if(reset)

无

• A.记忆元件
• B.门电路
• C.计数器
• D.以上都对

组合逻辑电路：任何时刻产生的稳定输出信号都仅取决于该时刻电路的输入信号。
时序逻辑电路：任何时刻的输出稳态值，不仅与该时刻的输入信号有关，而且与该时刻以前的输入信号也有关，即时序逻辑电路有记忆功能。

判断的时候看有没有时序器件就行。

• A.input
• B.assign
• C.write
• D.module

以Vivado synthesis支持的Verilog结构来学习 Verilog语句可综合性 7 Verilog 保留的关键词

• A.GDS
• B.DEF
• C.Verilog
• D.SPEF

Auto place and route 自动布局布线，是数字后端版图实现的主要流程。

EDA设计工具进行布局布线和物理验证，最终产生供制造用的图形数据系统（Graphic Data System ，GDSII）

DEF（design exchange format），叫设计交换格式，它描述的是实际的设计，对库单元及它们的位置和连接关系进⾏了列表，使⽤DEF来在不同的设计系统间传
递设计，同时⼜可以保持设计的内容不变。DEF与只传递⼏何信息的GDSII不⼀样。它还给出了器件的物理位置关系和时序限制等信息。

SPEF（standard parasitic exchange format）,叫标准寄⽣交换格式，属于IEEE国际标准⽂件格式。是从⽹表中提取出来的表⽰RC值信息，是在提取⼯具与时序验证⼯具之间传递RC信息的⽂件格式。

• A.1010 011
• B.1010 000
• C.1011 011
• D.1011 000

• A.AWID
• B.ARID
• C.WID
• D.RID

AXI4协议学习：架构、信号定义、工作时序和握手机制

AXI4和AXI4 Lite都包含五个不同的通道：

• 读地址通道（Read Address Channel）
• 写地址通道（Write Address Channel）
• 读数据通道（Read Data Channel）
• 写数据通道（Write Data Channel）
• 写响应通道（Write Response Channel）

多选题（共15题，共48分）

• A.split transaction
• B.burst transfer
• C.non-tristate implementation
• D.out-of-order data transmission

A: 分段传输，split transcation 是指slave不能立即完成传输，slave先通知arbiter停止此次传输，直到其决定能完成此次传输时再通知arbiter可以恢复传输。
B: 突发传输，burst transfer 是指master连续发送几个传输，数目的个数由控制信号决定。
C: 非3态实现
D: 无序的数据传输。

《IHI0033C_amba_ahb_protocol_spec》 Glossary 描述了AMBA AHB文档中使用的一些技术术语：AMBA AHB支持高时钟频率，单时钟边缘操作，突发传输和非三态实现。它可以支持广泛的数据总线配置。

A：暂时存在疑问
B: AXI和AHB都支持突发传输，AHB协议需要一次突发传输的所有地址，AXI只需要一次突发的首地址。APB不支持突发传输
C: 暂时存在疑问
D: AXI 支持 Out-of-order transaction。不是通过事务顺序传输，而是通过ID传输。

• A.APB
• B.AHB
• C.SPI
• D.AXI

无

• A.AXI
• B.SDIO
• C.UART
• D.IIC

简单理解就是完成单向的数据传输时只有一根数据线路。

AXI，数据总线，可以是8、16、32、64、128、256、512或1024位宽。
安全数字输入输出 SDIO（Secure Digital Input and Output），SDIO是可以有多跟数据线的，一般是4bit，比如我们的SD卡。
通用异步收发器 UART（Universal Asynchronous Receiver/Transmitter）
集成电路总线 IIC（Inter-Integrated Circuit）

• A.流水线设计
• B.并行化设计
• C.资源共享
• D.串行化设计

流水线，并行化是典型的面积换速度。
资源共享和串行化设计是速度换面积。

• A.PLI
• B.DPI
• C.NPI

Verilog-2005
编程语言接口 Programming language interface (PLI)
直接编程接口 Direct programming interface (DPI)：这是SystemVerilog-2005引入的。
验证程序接口 Verification Procedural Interface (VPI)

编程语言接口（PLI）是一种过程接口，允许外语函数访问SystemVerilog仿真的内部数据结构。SystemVerilog验证程序接口（VPI）是PLI的一部分。VPI提供了一个C语言函数库和一种将外语函数与SystemVerilog用户定义的系统任务和系统函数名称关联的机制。

• A.power distribution architecture
• B.power data
• C.power strategy
• D.usage of special cell

UPF的全称是统一功耗格式(Unified Power Format)，其主要是由Synopsys推出的专门用于描述电路电源功耗意图的一种语言标准，它是Tcl语言的扩展，并且现在被三大EDA厂商支持。

• A.Performance
• B.POWER
• C.Architecture
• D.Area

无

• A.提升系统时钟频率
• B.用反应更快的FF
• C.架构上增加data toggle rate
• D.改善时钟质量

深扒“亚稳态”的底裤，从MOS管到CMOS门电路，再到亚稳态分析

MTBF用以下公式和参数计算:
$$MTBF=\frac{e^{t_{MET}/C_2}}{C_1{f}_{CLK}{f}_{DATA}}$$
C1和C2常数取决于器件过程和操作条件。
$f_{CLK}$和$f_{DATA}$参数取决于设计规范：$f_{CLK}$是接收异步信号的时钟域的时钟频率，$f_{DATA}$是异步输入数据信号的切换频率。更快的时钟频率和更快的切换数据会减少(或恶化)MTBF。
$t_{MET}$参数是可获得的亚稳稳定时间，或超出寄存器的$t_{CO}$可用的时间裕量，用于将潜在的亚稳信号解析为一个已知值。同步链的$t_{MET}$是链中每个寄存器的输出时序松弛的总和。
总体设计的MTBF可以通过设计中各同步器链的MTBF来确定。同步器的故障率为1/MTBF，整个设计的故障率是通过添加每个同步器链的故障率来计算的，如下所示：
$$故障{率}_{design}=\frac{1}{MTB{F}_{design}}=$$