锐单电子商城 ， 一站式电子元器件采购平台！

  • 电话：400-990-0325

购物车

FPGA: VGA显示

时间：2023-04-07 16:37:00 ross高继电器e12

目录

  • 一、VGA通信协议
    • 1、外部接口
    • 2、色彩原理
    • 3、扫描方式
    • 4、行场信号
  • 二、实验任务
    • 1.显示彩色条纹
    • 2、字符显示
    • 3、图片显示
  • 三、总结
  • 参考链接

一、VGA通信协议

VGA(Video Graphics Array)是IBM在1987年随PS由/2机共同推出的视频传输标准，具有分辨率高、显示速度快、色彩丰富等优点，已广泛应用于色彩显示领域。不支持热插拔和音频传输。一些嵌入式VGA不使用显示系统VGA实现显示卡和计算机VGA图像的显示和控制。VGA显示器具有成本低、结构简单、应用灵活等优点。对于一名FPGA工程师，尤其是视频图像方向的学习者，VGA必须掌握协议。

1、外部接口

在这里插入图片描述

从电路图可以看出，VGA没有特殊的外部芯片，我们只需要注意五个信号：HS行同步信号，VS场同步信号，R红基色，G绿基色，B蓝基色。

2、色彩原理

三基色是指通过其他颜色的混合无法得到的“基本色”由于人的肉眼有感知红、绿、蓝三种不同颜色的锥体细胞，因此色彩空间通常可以由三种基本色来表达。这是色度学最基本的原理，即三基色原理。三种基色相互独立，任何一种基色都不能与另外两种颜色合成。红绿蓝是三基色，合成的颜色范围最广。我们的RGB信号真的是三基色的使用，给这三个信号不同的值，混合是不同的颜色。

设计RGBR信号，G信号和B信号独立赋值，最后连接到端口，也可以直接使用RGB作为一个整体信号，RGB使用信号时，位宽有三种常见格式VGA解码芯片的配置有关。

1. RGB_8，R：G：B = 3：3：2，即RGB332

2. RGB_16，R：G：B = 5：6：5，即RGB565

3. RGB_24，R：G：B = 8：8：8，即RGB888

3、扫描方式

VGA显示扫描方法分为逐行扫描和隔行扫描：逐行扫描从屏幕左上角开始，从左到右逐点扫描。每次扫描后，电子束都会回到屏幕左下行的起始位置。在此期间，CRT消除电子束，每行结束时使用同步信号；扫描所有行时，形成一帧，使用场同步信号进行场同步，扫描回到屏幕左上角，同时进行场消隐，开始下一帧。隔行扫描是指电子束扫描时每隔一行扫描一条线，完成一个屏幕后返回扫描剩余的线。隔行扫描显示器闪烁严重，使用者眼睛疲劳。分离扫描是指电子束扫描时每隔一行扫描一条线，完成一个屏幕后返回扫描剩余的线。分离扫描显示器闪烁严重，会使用户的眼睛疲劳。因此，我们通常使用逐行扫描。

扫描原理如下：

4、行场信号

共有市场信号 4 种模式，即 hsync 和 vsync 如下所示：



一开始，你可能无法理解这些时序图。它在同一张图中绘制了市场信号，表明市场信号的控制相似，但时间参数不同。如果扩展，时间顺序实际上是这样的：

从VGA在时序图中， 可以看出，帧时序和行时序都有四个部分，帧时序的四个部分是：同步脉冲（o），显示后沿（p），显示时序段（q）和显示前沿（r）。同步脉冲(o)，显示后沿（p）和显示前沿（r）是消隐区，RGB信号无效，屏幕不显示数据。显示数据段（q）是有效数据区。行时序的四个部分是：同步脉冲（a）,显示后沿（b），显示时序段（c）和显示前沿（d）。同步脉冲（a），显示后沿（b），显示前沿（d）是消隐区，RGB信号无效，屏幕不显示数据。显示时序段（c）是有效数据区。

从表中我们可以知道，分辨率不同，时序也不同。600@60HZ以分辨率为例。HSYNC用于控制行时序，HSYNCa是拉低128列像素，b拉高88列像素，c是拉高800列像素，d是拉高40列像素，e共有1056列像素。VSYNC用于控制帧时序，VSYNCo是拉低4个行像素，p拉高23个行像素，q是拉高600个行像素，r是拉高1个行像素，s共有628个行像素。每帧对应628个行周期(628=4 23 600 1)每个显示线包括1056点钟，时钟频率为6281056*60约40MHZ。
若在一对图片中，则正确的时序表示应如下图所示。

现在稍微解释一下这些参数。SYNC是信号同步，Back proch和Left border常加在一起称为显示后沿，Addressable video为显示区，Right porder和Front porch通常加在一起被称为显示前沿，一个时间序列实际上是先一段较短的信号同步时间，再拉低一段时间，这是一轮。需要注意的是，它也可以完全相反。需要注意的是，它也可以完全相反。也就是说，首先降低一段时间的信号同步时间，然后增加一段时间。

二、实验任务

任务要求：
通过Verilog编程，在640*480@60Hz分别实现以下显示模式VGA显示和对比VGA时序分析协议信号：
1)彩色条纹显示在屏幕上；
2)显示自定义汉字(姓名-学号)；
3)输出彩色图像。

1.显示彩色条纹

使用开发板：EP4CE115F29C7
在一个单独的文件中定义各种显示模式对应的帧时序和行时序。
参数定义文件：vga_para.v

 `ifdef vga_640_480     `define H_Right_Border 8     `define H_Front_Porch  8     `define H_Sync_Time    96     `define H_Back_Porch   40     `define H_Left_Border  8     `define H_Data_Time    640     `define H_Total_Time   800      `define V_Bottom_Border 8      `define V_Front_Porch   2      `define V_Sync_Time     2      `define V_Back_Porch    25     `define V_Top_Border    8      `define V_Data_Time     480      `define V_Total_Time    525  `elsif vga_1920_1080      `define H_Right_Border 0     `define H_Front_Porch  88     `define H_Sync_Time    44     `define H_Back_Porch   148     `define H_Left_Border  0     `define H_Data_Time    1920     `define H_Total_Time   2200      `define V_Bottom_Border 0      `define V_Front_Porch   4      `define V_Sync_Time     5      `define V_Back_Porch    36     `define V_Top_Border    0      `define V_Data_Time     1080      `define V_Total_Time    1125  `elsif vga_1024_768      `define H_Right_Border 0     `define H_Front_Porch  24     `define H_Sync_Time    136     `define H_Back_Porch   160     `define H_Left_Border  0     `define H_Data_Time    1024     `define H_Total_Time   1344      `define V_Bottom_Border 0      `define V_Front_Porch   3      `define V_Sync_Time     6      `define V_Back_Porch    29     `define V_Top_Border    0      `define V_Data_Time     768      `define V_Total_Time    806 `else    `endif

顶层文件：

module vga_top(     input                     clk       ,
    input                     rst_n     ,

    output                    hsync     ,
    output                    vsync     ,
    
    output        [7:0]       vga_r     ,//red
    output        [7:0]       vga_g     ,//green
    output        [7:0]       vga_b     ,//blue 
    output                    vga_clk   ,
    output                    sync      ,
    output                    vga_blk                     
);

wire  [23:0]   data_dis;

wire  [10:0]    h_addr  ;
wire  [10:0]    v_addr  ;

 data_gen    u_data_gen(
    .clk            (clk   	   ),//时钟信号
    .rst_n          (rst_n     ),//复位信号
    .h_addr         (h_addr    ),//数据有效显示区域行地址
    .v_addr         (v_addr    ),//数据有效显示区域场地址
    .data_dis       (data_dis  ) 
                        
);


vga_ctrl u_vga_ctrl(
    .clk                (clk            ),//vga时钟信号 640*480 25.2MHZ
    .rst_n              (rst_n          ),//复位信号
    .data_dis           (data_dis       ),//
    . h_addr            ( h_addr        ),//数据有效显示区域行地址
    . v_addr            ( v_addr        ),//数据有效显示区域场地址
    . hsync             ( hsync         ),
    . vsync             ( vsync         ),
    . vga_r             ( vga_r         ),//red
    . vga_g             ( vga_g         ),//green
    . vga_b             ( vga_b         ),//blue
    . vga_blk           ( vga_blk       ),   
    .sync               (sync           ), 
    . vga_clk           ( vga_clk       )
);
endmodule

vga驱动设计：
（这里的25MHz是在50M时钟的上升沿取值进行分频的，还可以使用IP核PLL进行分频，会在后面的图片显示用IP核方法）
vga_crtl.v:

`define vga_640_480
//`define vga_1920_1080
//`define vga_1024_768

`include "vga_para.v"

module vga_ctrl(
    input                    clk        ,//vga时钟信号 640*480 25.2MHZ
    input                    rst_n      ,//复位信号
    input         [23:0]     data_dis   ,//

    output  reg   [10:0]      h_addr    ,//数据有效显示区域行地址
    output  reg   [10:0]      v_addr    ,//数据有效显示区域场地址
    
    output  reg               hsync     ,
    output  reg               vsync     ,
    
    output  reg   [7:0]       vga_r     ,//red
    output  reg   [7:0]       vga_g     ,//green
    output  reg   [7:0]       vga_b     ,//blue
    output                    vga_blk   ,//VGA消隐信号
    output                    sync      ,
    output                    vga_clk
);
reg     clk_25;
parameter H_SYNC_STA = 1;
parameter H_SYNC_STO = `H_Sync_Time ;
parameter H_DATA_STA = `H_Left_Border + `H_Back_Porch + `H_Sync_Time ;
parameter H_DATA_STO = `H_Left_Border + `H_Back_Porch + `H_Sync_Time + `H_Data_Time ;

parameter V_SYNC_STA = 1;
parameter V_SYNC_STO = `V_Sync_Time;
parameter V_DATA_STA = `V_Top_Border + `V_Back_Porch + `V_Sync_Time ;
parameter V_DATA_STO = `V_Top_Border + `V_Back_Porch + `V_Sync_Time + `V_Data_Time ;

reg     [11:0]   cnt_h_addr        ;//行地址计数器
wire             add_h_addr        ;
wire             end_h_addr        ;

reg     [11:0]   cnt_v_addr        ;//场地址计数器
wire             add_v_addr        ;
wire             end_v_addr        ;

 assign sync = 1'b0;

 //分频25MHz
always@(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        clk_25 <= 0;
    end
   else begin
       clk_25 <= ~clk_25;
   end
end
 assign vga_clk = clk_25;
//计数器
always@(posedge vga_clk or negedge rst_n)begin
   if(!rst_n)begin
      cnt_h_addr <= 12'd0;
   end
   else if(add_h_addr) begin
      if(end_h_addr)begin
         cnt_h_addr <= 12'd0;
      end
      else begin
         cnt_h_addr <= cnt_h_addr + 12'd1;
      end
   end
   else begin
       cnt_h_addr <= 12'd0;
   end
end

assign add_h_addr = 1'b1 ;//开启条件
assign end_h_addr = add_h_addr && cnt_h_addr >= `H_Total_Time - 1;//结束条件
assign vga_blk = ~((cnt_h_addr<(`H_Front_Porch+`H_Sync_Time+`H_Back_Porch))||(cnt_v_addr<`V_Front_Porch+`V_Sync_Time+`V_Back_Porch));

//计数器
always@(posedge vga_clk or negedge rst_n)begin
   if(!rst_n)begin
      cnt_v_addr <= 12'd0;
   end
   else if(add_v_addr) begin
      if(end_v_addr)begin
         cnt_v_addr <= 12'd0;
      end
      else begin
         cnt_v_addr <= cnt_v_addr + 12'd1;
      end
   end
   else begin
       cnt_v_addr <= cnt_v_addr;
   end
end

assign add_v_addr = end_h_addr ;//开启条件
assign end_v_addr = add_v_addr && cnt_v_addr >= `V_Total_Time - 1;//结束条件

always@(posedge vga_clk or negedge rst_n)begin
   if(!rst_n)begin
      hsync <= 1'b1;
   end
   else if(cnt_h_addr == H_SYNC_STA - 1)begin
      hsync <= 1'b0;
   end
   else if(cnt_h_addr == H_SYNC_STO - 1)begin
      hsync <= 1'b1;
   end
   else begin
      hsync <= hsync;
   end
end

always@(posedge vga_clk or negedge rst_n)begin
   if(!rst_n)begin
      vsync <= 1'b1;
   end
   else if(cnt_v_addr == V_SYNC_STA - 1)begin
      vsync <= 1'b0;
   end
   else if(cnt_v_addr == V_SYNC_STO - 1)begin
      vsync <= 1'b1;
   end
   else begin
      vsync <= vsync;
   end
end

//定义数据有效显示区域
always@(posedge vga_clk or negedge rst_n)begin
   if(!rst_n)begin
      h_addr <= 11'd0;
   end
   else if((cnt_h_addr >= H_DATA_STA- 1) && (cnt_h_addr <= H_DATA_STO - 1)) begin
       h_addr <= cnt_h_addr - H_DATA_STA - 1;
   end
   else begin
      h_addr <= 11'd0;
   end
end

always@(posedge vga_clk or negedge rst_n)begin
   if(!rst_n)begin
      v_addr <= 11'd0;
   end
   else if((cnt_v_addr >= V_DATA_STA - 1) && (cnt_v_addr <= V_DATA_STO - 1))begin
      v_addr <= cnt_v_addr - V_DATA_STA - 1 ;
   end
   else begin
      v_addr <= 11'd0;
   end
end

always@(posedge vga_clk or negedge rst_n)begin
   if(!rst_n)begin
      vga_r <= 8'd0;
      vga_g <= 8'd0;
      vga_b <= 8'd0;
   end
   else if((cnt_h_addr >= H_DATA_STA- 1) && (cnt_h_addr <= H_DATA_STO - 1) && (cnt_v_addr >= V_DATA_STA - 1) && (cnt_v_addr <= V_DATA_STO - 1))begin
      vga_r <= data_dis[23:16];//data_dis[23-:8]
      vga_g <= data_dis[15:8] ;//data_dis[15-:8]
      vga_b <= data_dis[7:0]  ;//data_dis[7-:8]
   end
   else begin
      vga_r <= 8'd0;
      vga_g <= 8'd0;
      vga_b <= 8'd0;
   end
end

endmodule

颜色设置显示：
data_gen.v

module data_gen(
    input                    clk     ,//时钟信号
    input                    rst_n   ,//复位信号
  
    input        [10:0]      h_addr    ,//数据有效显示区域行地址
    input        [10:0]      v_addr    ,//数据有效显示区域场地址

    output  reg  [23:0]      data_dis   
                        
);

parameter red         = 24'hff0000,
          green       = 24'h00ff00,
          blue        = 24'h0000ff,
          black       = 24'h000000,
          yellow      = 24'hffff00,
          sky_blue    = 24'h00ffff,
          purple      = 24'h9600ff,
          gray        = 24'hc0c0c0,
          quite_blue  = 24'h91a8d0,
          quartz_pink = 24'hf7cac9,
          white       = 24'hffffff;

always@(posedge clk or negedge rst_n)begin
   if(!rst_n)begin
      data_dis <= white;
   end
   else begin
      case(h_addr)
         0          :data_dis <= white;
         80         :data_dis <= red;
         160        :data_dis <= green;
         240        :data_dis <= blue;
         320        :data_dis <= yellow;
         400        :data_dis <= quite_blue;
         480        :data_dis <= quartz_pink;
         560        :data_dis <= purple;
         default    :data_dis <= data_dis ;
      endcase
   end
end
endmodule

引脚绑定：
vag.tcl

package require ::quartus::project

set_location_assignment PIN_C13 -to vsync
set_location_assignment PIN_C10 -to sync
set_location_assignment PIN_M23 -to rst_n
set_location_assignment PIN_E12 -to vga_r[0]
set_location_assignment PIN_E11 -to vga_r[1]
set_location_assignment PIN_D10 -to vga_r[2]
set_location_assignment PIN_F12 -to vga_r[3]
set_location_assignment PIN_G10 -to vga_r[4]
set_location_assignment PIN_J12 -to vga_r[5]
set_location_assignment PIN_H8 -to vga_r[6]
set_location_assignment PIN_H10 -to vga_r[7]
set_location_assignment PIN_G13 -to hsync
set_location_assignment PIN_G8 -to vga_g[0]
set_location_assignment PIN_G11 -to vga_g[1]
set_location_assignment PIN_D12 -to vga_b[7]
set_location_assignment PIN_D11 -to vga_b[6]
set_location_assignment PIN_C12 -to vga_b[5]
set_location_assignment PIN_A11 -to vga_b[4]
set_location_assignment PIN_B11 -to vga_b[3]
set_location_assignment PIN_C11 -to vga_b[2]
set_location_assignment PIN_A10 -to vga_b[1]
set_location_assignment PIN_B10 -to vga_b[0]
set_location_assignment PIN_F11 -to vga_blk
set_location_assignment PIN_A12 -to vga_clk
set_location_assignment PIN_C9 -to vga_g[7]
set_location_assignment PIN_F10 -to vga_g[6]
set_location_assignment PIN_B8 -to vga_g[5]
set_location_assignment PIN_C8 -to vga_g[4]
set_location_assignment PIN_H12 -to vga_g[3]
set_location_assignment PIN_F8 -to vga_g[2]
set_location_assignment PIN_AG14 -to clk

烧录结果：

2、字符显示

使用开发板EP4CE115F29C7
取字模（软件PCtoLCD2002完美版）：
设置：

字模的大小自己确定，我选择的16 x 16.

这里使用点阵显示时，汉字是16 x 16点阵，而符号或是数字或是英文字母是32 x 16点阵。
点阵拼接时，用第一个字的前4位拼上下一个字的前4位…一直到最后一个字，它们构成VGA显示的一行。
拼接在下面位置：

编写代码：

module vga1(
OSC_50,     //原CLK2_50时钟信号
VGA_CLK,    //VGA自时钟
VGA_HS,     //行同步信号
VGA_VS,     //场同步信号
VGA_BLANK,  //复合空白信号控制信号 当BLANK为低电平时模拟视频输出消隐电平，此时从R9~R0,G9~G0,B9~B0输入的所有数据被忽略
VGA_SYNC,   //符合同步控制信号 行时序和场时序都要产生同步脉冲
VGA_R,      //VGA绿色
VGA_B,      //VGA蓝色
VGA_G);     //VGA绿色
 input OSC_50;     //外部时钟信号CLK2_50
 output VGA_CLK,VGA_HS,VGA_VS,VGA_BLANK,VGA_SYNC;
 output [7:0] VGA_R,VGA_B,VGA_G;
 parameter H_FRONT = 16;     //行同步前沿信号周期长
 parameter H_SYNC = 96;      //行同步信号周期长
 parameter H_BACK = 48;      //行同步后沿信号周期长
 parameter H_ACT = 640;      //行显示周期长
 parameter H_BLANK = H_FRONT+H_SYNC+H_BACK;        //行空白信号总周期长
 parameter H_TOTAL = H_FRONT+H_SYNC+H_BACK+H_ACT;  //行总周期长耗时
 parameter V_FRONT = 11;     //场同步前沿信号周期长
 parameter V_SYNC = 2;       //场同步信号周期长
 parameter V_BACK = 31;      //场同步后沿信号周期长
 parameter V_ACT = 480;      //场显示周期长
 parameter V_BLANK = V_FRONT+V_SYNC+V_BACK;        //场空白信号总周期长
 parameter V_TOTAL = V_FRONT+V_SYNC+V_BACK+V_ACT;  //场总周期长耗时
 reg [10:0] H_Cont;        //行周期计数器
 reg [10:0] V_Cont;        //场周期计数器
 wire [7:0] VGA_R;         //VGA红色控制线
 wire [7:0] VGA_G;         //VGA绿色控制线
 wire [7:0] VGA_B;         //VGA蓝色控制线
 reg VGA_HS;
 reg VGA_VS;
 reg [10:0] X;             //当前行第几个像素点
 reg [10:0] Y;             //当前场第几行
 reg CLK_25;
 always@(posedge OSC_50)
    begin 
      CLK_25=~CLK_25;         //时钟
    end 
    assign VGA_SYNC = 1'b0;   //同步信号低电平
    assign VGA_BLANK = ~((H_Cont<H_BLANK)||(V_Cont<V_BLANK));  //当行计数器小于行空白总长或场计数器小于场空白总长时，空白信号低电平
    assign VGA_CLK = ~CLK_to_DAC;  //VGA时钟等于CLK_25取反
    assign CLK_to_DAC = CLK_25;
 always@(posedge CLK_to_DAC)
    begin
        if(H_Cont<H_TOTAL)           //如果行计数器小于行总时长
            H_Cont<=H_Cont+1'b1;      //行计数器+1
        else H_Cont<=0;              //否则行计数器清零
        if(H_Cont==H_FRONT-1)        //如果行计数器等于行前沿空白时间-1
            VGA_HS<=1'b0;             //行同步信号置0
        if(H_Cont==H_FRONT+H_SYNC-1) //如果行计数器等于行前沿+行同步-1
            VGA_HS<=1'b1;             //行同步信号置1
        if(H_Cont>=H_BLANK)          //如果行计数器大于等于行空白总时长
            X<=H_Cont-H_BLANK;        //X等于行计数器-行空白总时长 （X为当前行第几个像素点）
        else X<=0;                   //否则X为0
    end
 always@(posedge VGA_HS)
    begin
        if(V_Cont<V_TOTAL)           //如果场计数器小于行总时长
            V_Cont<=V_Cont+1'b1;      //场计数器+1
        else V_Cont<=0;              //否则场计数器清零
        if(V_Cont==V_FRONT-1)       //如果场计数器等于场前沿空白时间-1
            VGA_VS<=1'b0;             //场同步信号置0
        if(V_Cont==V_FRONT+V_SYNC-1) //如果场计数器等于行前沿+场同步-1
            VGA_VS<=1'b1;             //场同步信号置1
        if(V_Cont>=V_BLANK)          //如果场计数器大于等于场空白总时长
            Y<=V_Cont-V_BLANK;        //Y等于场计数器-场空白总时长 （Y为当前场第几行） 
        else Y<=0;                   //否则Y为0
    end
    reg valid_yr;
 always@(posedge CLK_to_DAC)
    if(V_Cont == 10'd32)         //场计数器=32时
        valid_yr<=1'b1;           //行输入激活
    else if(V_Cont==10'd512)     //场计数器=512时
        valid_yr<=1'b0;           //行输入冻结
    wire valid_y=valid_yr;       //连线 
    reg valid_r;            
 always@(posedge CLK_to_DAC)   
    if((H_Cont == 10'd32)&&valid_y)     //行计数器=32时
        valid_r<=1'b1;                   //像素输入激活
    else if((H_Cont==10'd512)&&valid_y) //行计数器=512时 
        valid_r<=1'b0;                   //像素输入冻结
    wire valid = valid_r;               //连线
    wire[10:0] x_dis;     //像素显示控制信号
    wire[10:0] y_dis;     //行显示控制信号
    assign x_dis=X;       //连线X
    assign y_dis=Y;       //连线Y

    parameter

    char_line00=240'h000000000000000000000000000000000000000000000000000000000000,  //第1行
    char_line01=240'h000000000000000000000000000000000000000000000000000000000000,  //第2行
    char_line02=240'h010000400000000000000000000000000000000000000000000000000000,  //第3行
    char_line03=240'h010020400000000000000000000000000000000000000000000000000000,  //第4行
    char_line04=240'h7FFC10A00000000000000000000000000000000000000000000000000000,  //第5行
    char_line05=240'h038010A0000007F00FE000800FE007E01FFC07E007F007E00030008007E0,  //第6行
    char_line06=240'h05408110000008183018078030181818300818180818181800F007801818,  //第7行
    char_line07=240'h092042480000100038180180300C381C2010381C1000381C01700180381C,  //第8行
    char_line08=240'h311844260000300000180180700C300C0020300C3000300C02700180300C,  //第9行
    char_line09=240'hC10610207FFE37F000600180301C300C0040300C37F0300C0C700180300C,  //第10行
    char_line0a=240'h0FE013F80000380C01F00180382C300C0080300C380C300C10700180300C,  //第11行
    char_line0b=240'h004020080000300C001801800FCC300C0180300C300C300C20700180300C,  //第12行
    char_line0c=240'h0080E0100000300C000C0180001C300C0300300C300C300C7FFE0180300C,  //第13行
    char_line0d=240'hFFFE21100000300C380C01800018381803003818300C3818007001803818,  //第14行
    char_line0e=240'h010020A0000018183018018038301C1003801C1018181C10007001801C10,  //第15行
    char_line0f

相关文章