SRAM理论基础

存储器静态随机存取（Static Random Access Memory，SRAM）它是一种随机存取存储器。所谓静态，就是这种存储器只要保持通电，存储在里面的数据就能保持[1]。相比之下，动态随机存储存储器（DRAM）里面所存储的数据就需要周期性地更新。然而，当电力供应停止时，SRAM存储的数据仍然会消失（称为易失性存储器），这也可以在断电后存储数据ROM或者闪存是不同的。

设计

SRAM由存储矩阵、地址译码器和读写控制电路组成。容量扩展有两个方面：位数扩展与芯片并联，字数扩展可以选择输入端与译码器控制芯片。SRAM中的每一 -bit存储个场效应管存储 (M1, M2, M3, M4)形成两个交叉耦合的反相器。另外两个场效应管(M5, M6)是存储基本单元用于读写的位线(Bit Line)控制开关。
反相器是一种电路器件， 输出是输入的逻辑非。如图所示的CMOS静态反相器由两种互补的金属氧化物半导体场效应管制成(MOSFET) P沟场效应管沟场效应管连接到高电平，N沟场效应管连接到低电平。输入电路连接到两个场效应管的栅极上，输出电路连接到两个场效应管的连接处。输入低电平时，打开P沟场效应管，N关闭沟场效应管，输出高电平。输入高电平时，打开N沟场效应管， P关闭沟场效应管，输出低电平。这就实现了反相输出。
一个SRAM基本单元有0和1两个电平稳定状态。SRAM两个基本单元CMOS由反相器组成。两个反相器的输入输出交叉连接，即第一个反相器的输出连接第二个反相器的输入，第二个反相器的输出连接第一个反相器的输入。 这就能实现两个反相器的输出状态的锁定、保存,即储存了1个比特的状态。除了6管的SRAM,其他SRAM还有8管，10管甚至 实现每个比特使用更多的晶体管。可用于实现多端口 (port) 读写访问，如多口显存或寄存器堆SRAM实现电路。
一般说来， 每个基本单元使用的晶体管数量越少，粘贴面积越小。因为硅芯片(silicon wafer)因此，生产成本相对固定，SRAM基本单元的面积越小，硅芯片上的比特存储就越多，每个比特存储的成本就越低。
与3管[6][7]甚至单管一样，内存基本单元可以使用不到6个晶体管 ，但单管存储单元是DRAM,不是SRAM。访问SRAM时，字线(Word Line)增加电平，使每个基本单元的两个控制开关使用晶体管M5与M6.打开基本单元和位线(Bit Line)连通。位线用于读取或写入基本单元的保存状态。虽然不需要两条反向位线，但这种反向位线有助于提高噪声容量.动态存储器(DRAM)相比, SRAM由于两条位线是 相反，这种差异信号使SRAM抗噪声干扰能力强。而DRAM与存储电容器相连的位线被困在电荷共享中(charge sharing)使得其位线信号上下波动。另一种差异SRAM更快的是，其地址线的比特是同时工作选择目标存储单元的字线DRAM通常为了降低成本，先提交低半段地址线的比特，再提交高半段地址线的比特bit,这降低了DRAM包装地址引脚的数量。
有m条地址线和数据线SRAM,期储容量是2^m个字(word)，2 ^m * nbit每个字的长度至少为64bit。

SRAM操作

SRAM有三种基本状态：电路是空的(standby)、读取 (reading) 与写入(writing) 。SRAM读写模式必须分别具有可读性(readability) 与写入稳定(write stability) 。
空闲
如果字线没有被选为高电平，则用作控制M5与M6两根晶体管断路，将基本单元与位线隔离。M1 - M只要与高、低电平连接，组成的两个反相器将继续保持其状态。
读取
假设存储内容为1，即Q处电平较高。读取周期开始时，两条位线预充值为逻辑1，然后字线WL两个访问控制晶体管充高电平M5与Mg通路。第二步是保存Q值和位线BL所以，预充值是一样的BL保持逻辑1，Q和BL的预充值不同，使得BL经由M1与M5放电变成逻辑0 (即Q的高电平使晶体管M1通路)。 在位线BL-侧，晶体管M4与M6通道将位线连接到Vop代表逻辑1 (M4.作为P沟场效应管，在栅中加入了Q的低电平M4通路)。如果存储的内容是0，相反的电路状态会使BL为1而BL为0。只需要BL与BL有一个很小的电位差，读取的放大电路会识别哪条位线是1，哪条是0。敏感度越高，读取速度越快。
写入
写入周期开始时，将要写入的状态加载到位线。如果要写0，则设置BL为1且BL为0。然后字线WL加载为高电平，线加载SRAM基本单元。这是由位线输入驱动设计的，比基本单元相对较弱的晶体管更强，使位线状态能够覆盖基本单元交叉耦合的反相器的以前状态。
总线行为
访问时间为70ns的RAM在地址设置完成且有效之后，会在70ns内部输出数据。数据将继续有效约5 - 10ns。起落时间会影响有效时间槽(timeslot) 约5ns。如果先读到低半段地址，会多花30元ns。

SRAM应用

特性
SRAM是比DRAM更贵，但是功耗更快，非常低(尤其是在空闲时间)。SRAM带宽要求高，或功耗要求低，或两者兼而有之。 SRAM比起DRAM更容易控制，更随意
机器访问。由于内部结构复杂，SRAM比DRAM占地面积较大，不适合存储密度较高、成本较低的应用，如PC内存。
时钟频率和功耗
SRAM功耗取决于其访问频率。如果高频访问SRAM,其功耗比可上DRAM。有的SRAM全带宽时，功耗达到几个瓦特量级。另一面，SRAM若用于时钟频率温和的微处理器，其功耗将非常小，在空闲状态下的功耗可忽略不计——几个微瓦特级别。
SRAM用于: .
●通用的产品
●asynchronous界面，如28针32针Kx8的chip (通常命名为XXC256)和最多16种类似产品 Mbit每片
●synchronous界面通常用作高速缓存(cache) 为了吸收其他需要突发传输的应用，最多18 Mbit (256Kx72)每片
●集成在芯片中
●作为微控制器RAM或者cache (通常从32 bytes到128 kilobytes)
●作为x86等微处理器的缓存(如L1、L2、 L3)
●作为寄存器(见寄存器堆)
进中D"简叁
●用于特定的ICs或ASIC (通常在机千字节量级)
●用于FPGA与CPLD
嵌入式应用
许多用于工业和科学的子系统、汽车电子等SRAM。许多现代设备都嵌入了数千字节SRAM。所有实现电子用户界面的现代设备都可能使用SRAM,比如玩具。数字相
机、手机、音响合成器等往往用了几兆字节的SRAM。实时信 通常使用双口号处理电路(dual-ported) 的SRAM。
用于计算机
SRAM用于PC、工作站、路由器及外设:内部CPU采用高速缓存和外部突发模式SRAM缓存、硬盘缓冲区、路由器缓冲区等。 LCD显示器或打印机器或打印机SRAM缓存数据。
SRAM小缓冲区也很常见CDROM与CDRW通常是256 KiB或者更多，用于缓冲轨道数据。电缆调制解调器和与计算机相连的类似设备也被使用SRAM。
爱好者
业余爱好者建立自己的处理器[9更愿意选择SRAM,这是因为它的易用性工作界面。DRAM所需的刷新周期；直接访问地址总线和数据总线，而不是像DRAM分别访问这么多任务。SRAM通常
只需3个控制信号： Chip Enable (CE), Write Enable (WE)与Output Enable (OE) 。对于同步SRAM,还需要时钟信号(Clock, CLK) 。

SRAM类型

非易失性SRAM
非易失性SRAM (Non-volatile SRAM, nvSRAM) 具有SRAM标准功能，但其数据可以在失去电源时保存。非易失性SRAM[10]用于网络、航天、医疗等关键场合_保住数据是 关键的
而且不可能使用电池。
异步SRAM
异步SRAM (Asynchronous SRAM)的容量从4 Kb到64 Mb。SRAM快速访问使异步SRAM适合小的cache嵌入式处理器的主内存非常小，广泛应用于I工业电子设备和测量设置
硬盘、网络设备等。
根据晶体管的类型进行分类
●双极性结型晶体管(双极性结型晶体管)TTL与ECL) -它非常快，但功耗巨大
●MOSFET (用于CMOS) -本文详细介绍了低功耗、广泛应用的类型。
按功能分类
●步骤-独立时钟频率，读写受地址线和控制信号的控制。
●同步- -所有工作是 时钟脉冲边缘开始，地址线、数据线和控制线与时钟脉冲配合。
根据特征进行分类
●零总线翻转(Zero bus turnaround, ZBT) - SRAM从写到读，从读到写，总线所需的时钟周期是0
●同步突发SRAM (synchronous-burst SRAM, syncBurst SRAM) 一
●DDR SRAM- 同步，单口读/写，双数据率I/O
●QDR SRAM (Quad Data Rate (QDR) SRAM)同步，分开读/口，同时读写四个字(word) 。
根据触发类型
●二进制计算机SRAM
●三进制计算机SRAM[11]