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基本概念-toc" style="margin-left:0px;">1.可测性设计的基本概念

二、扫描测试SCAN

2.1扫描测试的基本概念

2.扫描测试原理

2.3.扫描测试规则

三、相关EDA工具

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1.可测性设计的基本概念

DFT： Design For Testability，可测性设计

指设计人员在设计系统和电路的同时，考虑到测试要求，通过增加一定的硬件成本，获得最大可测性的设计过程。它是基于故障模型的结构测试服务，旨在实现故障检测的辅助设计。主要的可测性设计方法包括扫描通道测试、内建自测试、边界扫描测试等。

故障模型：数字建模物理缺陷。

可控制性：若电路内部节点可驱动为任意值，则表示节点可控。可控性是指将信号设置为0或1的难度。

可观测性：如果电路内部节点的值可以传输到电路的输出端，并且其值是预测的，则表示该节点是可观察的。可观察性是指观察信号故障的难度。

ATPG： Automatic Test Pattern Generation，自动测试向量产生

ATPG采用故障模型，通过分析芯片的结构产生测试向量，进行结构测试，筛选出不合格的芯片。

二、扫描测试SCAN

2.1扫描测试的基本概念

通过使用特殊设计的寄存器来测试矢量的施加和传输具有扫描功能的寄存器取而代之的是，将其连接成一个或多个长移位寄存器链。

扫描触发器是扫描测试结构的基本单元，目前应用最广泛带多路选择器的D触发器和带扫描端的锁定器。

带多路选择器的D触发器：

基本结构如下图所示：

scan_in : 扫描输入

scan_out: 扫描输出，重用数据输出

scan_enable: 在正常模式和扫描模式下切换控制电路

• 正常工作模式：scan_enable此时数据从D端输入，Q端输出。
• 扫描移位模式：scan_enable此时数据从1scan_in输入，从scan_out端输出。

显然，使用这种结构会增加芯片面积和功耗。

带扫描端的锁定器：

另一种扫描方法是电平敏感扫描设计，使用的扫描单元是带扫描端的锁。如下图所示:

• 正常模式：c数据从d端到高mq端；
• 扫描模式：a数据从高scan_in到mq。

当b为高电平时，存在第一级锁存器中的数据传输到sq输出端。

全扫描：设计中的每个寄存器都用扫描寄存器来代替；

部分扫描：电路中的一部分设计采用了扫描测试结构，一部分没有。

2.2扫描测试原理

        下面举例说明基于多路选择D型扫描触发器测试原理，主要针对固定型故障的检测。下图中，为了实现对G3输入端点SA1（固定为1的故障）的故障测试，首先对电路进行扫描插入，将下面4个触发器替换为扫描触发器并串联成一条扫描链，接着利用工具生成测试矢量。

 测量步骤如下：

1.将测试矢量( x100 )通过scan_in 端口输入，通过扫描链传至每个触发器。此时 scan_enable 为1，扫描触发器工作在移位模式。

2.在移位的最后一个时钟周期，scan_enable 为 l ，向 A、B、C、D、E输入并行侧试矢量（00001）。

3.输入一个或几个采样时钟周期，将故障响应采样到扫描触发器。此时， scan_enable为0，扫描触发器工作在正常模式。

4.将故障响应通过扫描链送至原始输出端。此时， scan_enable为1 。扫描触发器工作在移位模式。

5. 在故障响应输出的同时，新的测试矢量同时输入至各个触发器。

2.3扫描测试规则

        扫描测试要求电路中每个节点处于可控制和可观测的状态，只有这样才能保证其可替换为相应的扫描单元，并且保证故障覆盖率。为了保证电路中的每个节点都符合设计需求，在扫描链插入之前会进行扫描设计规则的检查。

基本扫描设计规则包括：

1. 使用同种类扫描单元进行替换，通常选择带多路选择器的扫描触发器；
2. 在原始输入端必须能够对所有触发器的时钟端和异步复位端进行控制；
3. 时钟信号不能作为触发器的输入信号；
4. 三态总线在扫描测试模式必须处于非活跃状态；
5. ATPG无法识别的逻辑应加以屏蔽和旁路。

三、相关EDA工具

扫描插入工具：DFT Complier(Synopsys) 、DFTAdvisor(Mentor)

ATPG工具：TetraMAX(Synopsys) 、Fastscan(Mentor)

测试矢量验证：TetraMAX(Synopsys)

PS ：基础理论学习，源自郭老师的教材。