国产首个物理层兼容UCIe标准的Chiplet解决方案

前言

2022年3月，芯片制造商英特尔、台积电、三星联合日月光AMD、ARM、高通、谷歌、微软Meta(Facebook)十大行业巨头共同推出了新的通用芯片互联标准——UCle。

几乎与此同时，中国IP芯片定制及GPU芯动科技领先企业，率先推出国内自主研发物理兼容性UCIe标准的IP解决方案-Innolink? Chiplet，这是国内首套跨工艺、跨封装的Chiplet连接解决方案，在先进技术上成功验证量产！

▲ Innolink?Chiplet架构图

5.高性能计算、云服务、边缘端、企业应用G随着通信、人工智能、自动驾驶、移动设备等应用的快速发展，计算能力、内存、存储和连接的需求呈爆炸式增长。但与此同时，先进工艺芯片迭代也面临着开发困难、生产成本高、产量低的困境，即先进工艺芯片面临着性能与成本的矛盾，Chiplet在这种背景下，技术发展迅速。

▲ 工艺和晶体管密度的发展导致开发成本急剧上升

Chiplet多芯粒是技术的核心(Die to Die)使用更短距离、更低功耗和更高密度的芯片进行互联die间接连接突破单晶片(monolithic)性能和良率瓶颈，降低大型芯片的开发时间、成本和风险，实现异构复杂高性能SoC的集成，满足不同厂商的芯粒之间的互联需求，达到产品的最佳性能和长寿命周期。

▲ Chiplet核心技术是多芯粒互联

近年，AMD、苹果、英伟达等国际巨头都发布了标志性的Chiplet旗舰产品在各种应用领域取得了巨大成功，进一步验证Chiplet技术的可行性和发展前景，使得Chiplet核心技术互联网越来越受市场追捧！

▲ 多芯粒互联Chiplet技术是实现高性能异构系统的发展趋势

▲ 苹果自研M1Ultra芯片应用Chiplet技术性能翻倍

Chiplet早期发展协议混乱 各公司制定自己的私有标准

此前，许多芯片制造商都在推动自己的互联网标准，比如Marvell在推出模块化芯片架构时使用Kandou总线接口；NVIDIA拥有用于GPU的高速互联NV Link方案；英特尔推出EMIB (Embedded Die interconnect bridge)接口；台积电和Arm合作搞了LIPINCON协议；AMD也有Infinity Fabrie总线互联技术等。随后，芯动科技在2020年率先在中国推出自主研发Innolink?随后，芯动科技在2020年率先在中国推出自主研发Innolink? Chiplet实现量产授权。

Chiplet技术的核心是Die to Die在大带宽下实现多芯片算力合并，形成多样化、多工艺的芯片组合。显然，如果每个芯片制造商都在推动自己的标准，这将导致不同的制造商Chiplet互联障碍，限制Chiplet的发展。因此，芯片设计公司需要实现各芯片之间的高速互联，EDA厂商、Foundry、上下游产业链密封测试厂家协调，建立统一的接口标准，实现Chiplet大规模应用技术，真正降低成本，加速整个过程Chiplet生态发展。于是，UCIe标准应运而生。

UCIe大力推进建立Chiplet开发连接标准

前不久，UCIe标准发布引起了业界高度关注与热议，因为这是由一条比较完整的产业链提出的开放的、可互操作性的标准，能有效解决当前先进工艺芯片产业上下游发展的难题，降低成本、提升性能。

Universal Chiplet Interconnect Express (UCIe)?它是一个开放的、通用的行业Chiplet由英特尔、AMD、ARM、高通、三星、台积电、日月光Google 、Meta、微软等十大行业巨头联合推出。它可以实现小芯片之间的包装级连接，具有高带宽、低延迟、低成本、低功耗等优点，可以满足云、边缘、企业级、5G、整个计算领域，包括汽车、高性能计算和移动设备，对计算能力、内存、存储和连接的需求日益增加。通俗来讲，UCIe统一标准后Chiplet，不同的包装集成Die能力，这些Die它可以来自不同的晶圆厂，也可以采用不同的设计和包装方法。

Innolink?Chiplet方案解读

▲ 芯动Chiplet架构师高专讲座Innolink?Chiplet方案

就在Ucle标准发布后两周，芯动科技宣布推出首个国内自主研发物理兼容性UCIe标准的IP解决方案-Innolink? Chiplet。芯动Chiplet架构师高专说芯动在Chiplet在技术领域积累了大量的客户应用需求经验，以及台积电intel、两年前，三星、美光等行业龙头企业进行了密切的技术沟通和合作探索Innolink?率先明确研发工作Innolink B/C基于DDR2020年的技术路线Design Reuse全球会议首次向行业公开Innolink A/B/C技术。

得益于正确的技术方向和先进的布局规划，Innolink?的物理层与UCIe保持标准一致，成为国内首发、世界领先的自主标准UCIe Chiplet解决方案。

▲ InnolinkA/B/C实现方法

Innolink? Chiplet设计思路和技术特点：

1.业界很多公司认为Chiplet跨工艺和跨包装的特点将使其面临复杂的信号衰减路径，因此被广泛使用SerDes为了解决这个问题，差分技术。芯动基于对Chiplet对应用场景和技术趋势的深刻理解，以及DDR技术领域的绝对领先，认为相较于SerDes路线，DDR技术更适合Chiplet互联网和典型应用，不同的包装场景需要不同的应用DDR技术方案。

2.Chiplet(Die to Die)在短距PCB、基板、Interposer上连接时，路径短，干扰少，信号完整性好DDR在延迟功耗和带宽密度方面，技术路线更具优势。PCB、基板、Interposer平台上，DDR对比SerDes优点如下：

Chiplet其核心目标是高密度、低功耗，DDR技术满足高密度、低功耗、低延迟等多芯粒互联的综合需求，使多芯粒像单芯粒一样工作，单芯粒总线延伸到多芯粒。因此，综合考虑芯动SerDes和DDR技术特点，在Innolink-B/C 采用了DDR以实现的方式为基础GDDR6/LPDDR高速、高密度、高带宽连接方案。

3.使用标准封装MCM作为传统基板Chiplet互联网介质具有成本低的特点，对成本敏感Chiplet首选应用场景；先进包装Interposer，它具有密度高、产量低、成本高的特点，是对价格不敏感的高性能应用场景的首选。在UCIe定义正式发布前，Innolink-B/C这两种封装场景的应用提前实现，验证了其市场前景和Chiplet准确判断技术趋势。

▲UCIe定义不同封装标准的主要性能指标

4.针对长距离PCB、线缆的Chiplet连接，Innolink-A提供基于SerDes通过补偿长路径信号衰减，连接差分信号。

5.总的来说，Innolink-A/B/C跨工艺、跨包装的实现Chiplet量产方案成为行业领先！Innolink? Chiplet IP该技术还提供包装设计、可靠性验证、信号完整性分析DFT、整套解决方案，如热仿真、测试方案等！

▲ Innolink?Chiplet包括设计UCIe的Chiplet先进的连接，标准包装定义

图中显示UCIe分三个层次，Protocol Layer协议层、die to die Adapter互联层、Physical Layer物理层。协议层是常用的PCIE、CXL等待上层协议，底层协议Die to Die和PHY物理层，即和Innolink?实现方式相同。

总结:准确把握芯动Chiplet技术方向，前瞻性完成设计验证，后来推出UCIe技术方向一致，为Innolink?兼容UCIe标准奠定基础，成为行业领先计划。

这听起来像是考大题的故事的故事。事实上，Innolink?背后的技术非常复杂，因为芯动掌握了高速SerDes、GDDR6/6X、LPDDR5/DDR5、HBM3、基板和Interposer世界领先的核心技术，如设计方案、高速信号完整性分析、先进的工艺包装、测试方法等，并经过大量客户需求的实施和大规模生产验证迭代。博观而约，厚积而薄发，押中题无疑是芯动技术团队的长期投入和耘的成果!

芯动准备了满满一桌的大餐  等着UCIe这个客人上桌!

Innolink™ Chiplet是芯动先进IP之集大成者，代表着国内乃至世界领先水平，闻之不如见之，我们来盘点一下其内部实现的基础技术。

▲ 18Gbps GDDR6 单端信号量产验证

▲ 21Gbps PAM4 DQ eye, single ended

▲ HBM3 6.4Gbps 高速眼图

▲ 全球首个GDDR6/6X combo IP量产

▲ 32/56G SerDes眼图

▲ 风华1号4K高性能GPU应用Innolink™ Chiplet实现性能翻倍

▲ 先进封装信号完整性分析

▲ 封装热效应仿真

看到这些赏心悦目的IP验证测试眼图，相信大家对Innolink™ Chiplet有了更加客观的认知。追本溯源，这些成果反映的另一问题也值得探讨，为什么芯动能在这么多先进技术上取得如此耀眼的成绩？

为什么要做先进IP？有哪些挑战和困难？ 

芯动科技的CEO敖海先生是技术出身，长期保持和一线研发工程一起讨论架构、改代码、调电路、定方案的习惯，从领导人至一线员工，全公司都秉承踏实进取、勇于创新、务实精进的作风。见微知著，芯动研发团队能持续攻克一个个技术难关、攀登一座座行业高峰也就不奇怪了。正因于此，芯动才能保持对市场的敏锐判断和技术发展的持续领先！

 

▲ CEO亲自参与研发工作，带领团队勇争领先！

敖海认为，现阶段先进工艺芯片技术迅速发展、高性能应用需求急剧增加，只有不畏挑战迎难而上、抢先占领技术高地，在Chiplet等先进IP技术上对标海外巨头，并在某些领域实现弯道超越，才能在市场上站稳脚跟，有效赋能国产半导体发展！

▲ 芯动科技CEO敖海先生

首发先进IP技术具备很多优势，可以快速赢得业界认可、第一时间导入客户需求并设计验证、广泛获得Foundry和封测等上下游的大力支持。在市场应用成熟时，还可以让广大芯片客户用上量产验证的、可靠安全的IP，从而根据新的升级方向迅速实现技术迭代，进一步推动业务增长。一步领先、步步领先，从IP切入是极具实际意义的。

当然，首发推出先进工艺IP面临很多困难:

1.没有参照对象，试错成本高。

第一个吃螃蟹的人，先进道路的开拓者，总要付出加倍的努力。在很多大的技术节点上并没摸石头过河的说法，需要不断的摸索尝试。通俗点讲就是一个个坑踩个遍，踩结实了，路就平了。

2.对团队要求高。

一个先进IP，从数字到模拟、后端到工艺、流片到封测，每个环节都要资深的技术人员，芯动经过16年的积累，打造一支技术过硬的队伍，后来居上，面对国外厂商的先发优势毫不退让，用实力赢得全球客户认可。

3.先进工艺流片验证成本高。

先进工艺的IP流片验证成本很高昂，设计工时、FinFet工艺MPW或者流片费用、封测等累加，每次验证的费用轻轻松松破百万美元。

某种意义上，芯动在先进IP领域获得的优势和业界认可，以及6大合作晶圆厂在工艺、流片成本、产能上给予的巨大帮助，都是做先进工艺IP的好处。

先进IP的重要意义

有和没有先进IP区别是很大的，有先进IP能够使市场更加理性，同时满足国产高端芯片自主可控、技术迭代的迫切需求！

▲ 芯动科技主办的2021国产IP与定制芯片生态大会盛况

芯动的先进IP技术，一方面引领行业技术的创新，塑造半导体企业的全球化长远发展视野，另一方面填补国内高性能芯片的应用空白，助力国内高端芯片发展。

芯动16年来重兵投入全球先进工艺、专注国产自主IP研发，在高性能计算平台、多媒体终端&汽车电子平台、IoT物联网平台等应用领域打造了核心优势，超过200次的流片记录、逾60亿颗授权量产芯片、10亿颗以上高端定制SoC量产，默默耕耘、脚踏实地，为赋能高端芯片做出重要贡献！       （作者：芯动科技-伍江华）