专业缩写词的中文名称

专业缩写词的中文名称
ALU 算术逻辑单元 Arithmetic Logic Unit
BGA 球栅阵列 Ball Grid Array
CDR 恢复时钟和数据 Clock and Data Recovery
CRC 循环冗余码 Cycle Redundancy Code
DCC 动态时钟控制 Dynamic Clock Control
DCS 选择动态时钟 Dynamic Clock Select
DDR 双倍数据速率 Double Data Rate
DLL 延迟锁定循环 Delay-Locked Loops
DSP 数字信号处理 Digital Signal Processing
EBR 嵌入式Block RAM Embedded Block RAM
ECLK 边沿时钟 Edge Clock
FFT 傅立叶快速变换 Fast Fourier Transforms
FIFO 先进先出先进先出 First In First Out
FIR 脉冲响应有限 Finite Impulse Response
LVCMOS 低压互补金属氧化物半导体 Low-Voltage Complementary Metal Oxide Semiconductor

LVDS 低压差分信号 Low-Voltage Differential Signaling
LVPECL 低压正发射极耦合逻辑 Low Voltage Positive Emitter Coupled Logic

LVTTL 低压晶体管-晶体管逻辑 Low Voltage Transistor-Transistor Logic

LUT 查询表 Look Up Table
MLVDS 多点低压差分信号 Multipoint Low-Voltage Differential Signaling

PCI 外围组件相互连接 Peripheral Component Interconnect
PCS 物理编码子层 Physical Coding Sublayer
PCLK 主时钟 Primary Clock
PDPR 伪双端口RAM Pseudo Dual Port RAM
PFU 可编程功能单元 Programmable Functional Unit
PIC 可编程I / O单元 Programmable I/O Cells
PLL 锁相环 Phase-Locked Loops
POR 上电复位 Power On Reset
SCI SERDES客户端界面 SERDES Client Interface
SERDES 序列化器/解串器 Serializer/Deserializer
SEU 单项赛事失败 Single Event Upset
SLVS 可扩展的低压信令 Scalable Low-Voltage Signaling
SPI 串行外设界面 Serial Peripheral Interface
SPR 单端口RAM Single Port RAM
SRAM 存储器静态随机存取 Static Random-Access Memory
TAP 测试访问端口 Test Access Port
TDM 时分复用 Time Division Multiplexing
RDR 接收数据寄存器 ReceiveDataRegister
HDR 高动态范围图像 High Dynamic Range
eDP 自理电子数据 Electronic Data Processing
1GbE 每秒1G比特 1GbE Network Adapter
SGMII 千兆媒体独立接口串行 SerialGigabit MediaIndependent Interface
注释：SGMII是PHY与MAC接口之间，类似和GMII和RGMII，只不过GMII和RGMII都是平行的，需要随时钟，PCB布线比较麻烦，不适合背板应用。而SGMII它是串行的，不需要提供其他时钟，MAC和PHY都需要CDR恢复时钟。另外SGMII是有8B/10b编码，速率为1.25。

XAUI 以太网连接单元接口 Ethernet Attachment Unit Interface
注释介于一个MAC到PHY计算机总线之间XGMII（10.0 Gbit/s）延伸标准，XAUI发音“zowie罗马数字X与意义十倍的关系是附件单位接口的开始。

CPRI 通用公共无线电接口 Common Public Radio Interface
注释：
CPRI：1、采用数字的方式来传输基带信号,其数字接口有两种，标准的CPRI和OBSAI接口。CPRI(The Common Public Radio Interface)基站数据处理控制单元的定义REC(Radio Equipment Control)基站收发单元RE(Radio Equipment)其数据结构可直接用于直接放站数据的远端传输，成为基站的拉远系统。
延时调整：
1、远程射频单元上的电信号和基站保持同步后，远端射频单元和基站机房之间的所有传输通道的时延都必须被整定，以符合空中接口的定时规定。远程射频单元和基站之间的互连整定，一般通过利用帧同步技术测定时延值进行。
2.接口包括三种不同的信息流(用户层数据流、控制管理层数据流和同步数据流)。协议包括两层:L1：物理层。L二：数据连接层。
3、通过L1、L2层协议，IQ数据、控制和管理、同步信号REC和RE交换。所有信号都可以在数字连续交流线上交换。

LFE5UM5G-45 - 381 caBGA：
性能概述：1、在RDR（1.62 Gb / s）和HDR（2.7 Gb / s）中支持eDP
? 2.每台设备最多有四个通道：PCI Express，以太网（1GbE，SGMII，XAUI）和CPRI
3.每个切片支持36的一半 x 36，两个18 x 18或四个9 x 9乘法器，高级18 x 36 MAC和18 x 18乘-乘-累加（MMAC）操作
4、灵活的内存资源，高达3.744 Mb的sysMEM?嵌入式Block RAM（EBR）
?194K至669K位分布式RAM

芯片资源
LUTs (K) 44
sysMEM Blocks (18 Kb) 108
Embedded Memory (Kb) 1944
Distributed RAM Bits (Kb) 351
18 X 18 Multipliers 72
SERDES (Dual/Channels) 2/4
注释：270Mb / s，最高5.0 Gb / s，SERDES接口（ECP5-5G）
PLLs/DLLs 4/4
381 caBGA (SERDES Channels / I/O Count) 4/203

核心电压：1.2v
嵌入式SERDES

Fpga 芯片选择：通常看其数据手册的概述，可以根据实际情况找到芯片的资源进行选择。

ECP5 / ECP5-5G产品系列的任何成员都有两个主要的时钟分配网络，主时钟（pclk）和从时钟（eclk）。