最好懂的IC芯片制造流程详解，值得收藏！

导读：芯片，又称集成电路，是计算机等电子设备最重要的功能载体，是中央处理器CPU灵魂！小芯片是如何容纳数千万晶体管的？芯片是如何设计和制造的？未来的芯片体积会有多小？如果你有这样的好奇心，让我们一起站起来！

芯片设计过程复杂繁琐

芯片制造过程就像用乐高盖房子一样。首先以晶圆为基础，然后层层叠加芯片制造过程，可以产生必要的 IC 芯片(这些将在后面介绍)。但是没有设计图纸，再强制造也没用，所以建筑师的角色很重要。 IC 谁是设计中的建筑师？接下来，本文将针对 IC 介绍设计。

在 IC 在生产过程中，IC 多由专业 IC 联发科、高通、Intel 等知名大厂，都是自己设计的 IC 芯片，提供不同规格、效能的芯片给下游厂商选择。因为 IC 由各厂自行设计，因此 IC 设计依赖于工程师的技术，工程师的素质影响着企业的价值。然而，工程师们正在设计一个 IC 芯片有哪些步骤？设计过程可简单分为以下几类。

设计的第一步是设定目标

在 IC 在设计中，最重要的步骤是制定规格。这一步就像在设计建筑之前，决定要遵守哪些房间和浴室，并在确定所有功能后进行设计， 这样就不用花额外的时间进行后续修改了。IC 设计还需要类似的步骤，以确保芯片没有错误。

规范制定的第一步是确定 IC 设定大方向的目的和效率。然后检查需要满足哪些协议，如无线网卡芯片 IEEE 802.11 其他规格，否则，芯片将无法与市场上的产品兼容，使其无法与其他设备连接。最后则是确立这颗 IC 将不同的功能分配到不同的单元，并建立不同单元之间的连接方法，从而完成规格的制定。

设计规格后，然后是芯片的细节。这一步就像初步写下建筑规划，描绘整体轮廓，方便后续绘制。在 IC 芯片使用硬体描述语言（HDL）描述电路。常使用的 HDL 有 Verilog、VHDL 等等，通过程式码可以很容易地使用一个 IC 表达地面功能。然后检查程式功能的正确性并不断修改，直到它满足预期功能。

▲32 bits 加法器的 Verilog 范例

有了电脑，一切都变得容易了

有了完整的规划，下一步就是画平面设计蓝图。 IC 在设计中，逻辑合成的步骤是确定 HDL code，放入电子设计自动化工具（EDA tool），让电脑将 HDL code 将其转换为逻辑电路，产生以下电路图。然后，反复确定逻辑闸门设计图是否符合规格并修改，直到功能正确。

▲控制单元合成后的结果

最后，将合成程式码放入另一套 EDA tool，电路布局和绕线（Place And Route）。经过不断的测试，将形成以下电路图。图中可以看到不同的颜色，如蓝色、红色、绿色和黄色。每种不同的颜色代表一个光罩。如何使用光罩？

▲常用的计算芯片-FFT芯片，完成电路布局和绕线的结果

层层光罩叠加芯片

首先，我已经知道一个了。 IC 会产生多个光罩，分为上下层，每层都有自己的任务。下图是一个简单的光罩例子，它是积体电路中最基本的部件 CMOS 为范例，CMOS 全名为互补式金属氧化物半导体（Complementary metal–oxide–semiconductor），也就是将 NMOS 和 PMOS 两者结合形成 CMOS。至于金属氧化物半导体是什么（MOS）？芯片中广泛使用的这种元件很难解释，普通读者也很难找到，所以这里就不细致了。

在下图中，左边是电路布局和绕组后形成的电路图，前面已经知道每种颜色都代表一个光罩。右边是每个光罩的外观。生产是，从底部开始，遵循上一篇文章 IC 芯片制造中提到的方法是逐层制造，最终会产生预期的芯片。

至此，对于 IC 设计要有初步的了解，整体上很清楚 IC 由于计算机辅助软件的成熟，设计是一个非常复杂的专业 IC 加速设计。IC 设计厂非常依赖工程师的智慧，每一步都有自己的专业知识，可以独立进入多门专业课程，如写硬体描述语言不仅需要熟悉程序语言，还需要了解逻辑电路如何运行，如何将所需的算法转换为程序，合成软件如何将程序转换为逻辑门等问题。

晶圆是什么？

在半导体新闻中，总会提到标有尺寸的晶圆厂，比如 8 寸或是 12 然而，所谓的晶圆是什么？ 8 英寸是什么部分？制造大型晶圆有什么困难？以下将逐步介绍半导体最重要的基础——「晶圆」到底是什么。

晶圆（wafer），它是制造各种计算机芯片的基础。我们可以将芯片制造成用乐高积木建造的房子，通过层层堆叠来完成我们期望的形状（即各种芯片） 片）。然而，如果没有良好的基础，建造的房子就会弯曲，不符合他们自己的意愿，为了建造一个完美的房子，他们需要一个稳定的基板。对于芯片制造，这个基板就是下一步描述的晶圆。

（Souse：Flickr/Jonathan Stewart CC BY 2.0）

首先，让我们回想一下，当我们还是个孩子的时候，在玩乐高积木时，积木的表面会有一个小的圆形突出物。通过这种结构，我们可以在不使用胶水的情况下稳定地将两块积木堆放在一起。 芯片制造也以这种方式将后续添加的原子和基板固定在一起。因此，我们需要找到表面整洁的基板，以满足后续制造的条件。

固体材料中有一种特殊的晶体结构──单晶（Monocrystalline）。它具有原子一个接一个紧密排列在一起的特点，可以形成一个平坦的原子 子表面。因此，单晶晶圆可以满足上述需求。然而，如何生产这种材料主要有两个步骤：纯化和拉晶，然后才能完成这种材料。

如何制作单晶晶圆

纯化分为两个阶段。第一步是冶金级纯化。这个过程主要是添加碳，通过氧化还原将氧化硅转化为 98% 上述纯度的硅。大多数金属提炼，如铁或铜，都是这样获得足够纯度的金属。但是，98% 芯片制造还不够，还需要进一步改进。因此，西门子工艺将进一步采用（Siemens process）这样，半导体获得半导体工艺所需的高纯度多晶硅。

▲硅柱制造工艺（Source： Wikipedia）

然后是拉晶的步骤。首先，熔化前面获得的高纯度多晶硅，形成液体硅。之后，用单晶硅种（seed）与液体表面接触，旋转时缓慢向上 拉起。至于为什么需要单晶硅，因为硅原子的排列就像排队一样，需要让后来的人正确排列。硅是重要的排头，让后来的原子知道如何排队。 队。最后，离开液体的硅原子凝固后，排列整齐的单晶硅柱完成。

▲单晶硅柱（Souse：Wikipedia）

然而，8寸和12寸代表什么？它指的是我们生产的晶柱，看起来像铅笔笔杆的部分，表面经过处理，切成薄片后的直径。制造大尺寸晶圆有什么困难？正如前面提到的，晶柱的制作过程就像做棉花糖，一边旋转一边成型。如果你做过棉花糖，你应该知道很难做出大而坚实的棉花糖，拉水晶的过程晶的过程是一样的，旋转拉速和温度控制会影响水晶柱的质量。因此，尺寸越大，拉晶对速度和温度的要求就越高，所以要做到高质量 12 寸晶圆比较难 8 寸晶圆还来得高。

然而，整个硅柱不能制成芯片制造的基板。为了生产一块硅晶圆，需要用钻石刀横向切割硅晶圆柱，然后抛光形成芯片制造所需的芯片 硅晶圆。经过这么多步骤，芯片基板的制造就完成了。下一步是堆叠房屋，即芯片制造。至于如何制作芯片？

层层堆叠的芯片

在介绍了硅晶圆是什么之后，我也知道制造 IC 芯片就像用乐高积木盖房子一样，通过一层又一层的堆叠，创造出你想要的形状。然而，盖房子有很多步骤，IC 制造也是如此 IC 有哪些步骤？这篇文章将会将就？ IC 芯片制造的流程做介绍。

在开始之前，我们应该先了解它 IC 什么是芯片？IC，全名积体电路（Integrated Circuit），根据它的命名，它将设计好的电路堆叠起来。通过这种方法，我们可以减少连接电路所需的面积。下图为 IC 电路的 3D 从图中可以看出，它的结构就像房子的梁柱，一层一层堆叠，这就是为什么会 IC 与盖房子相比，制造比较。

▲IC 芯片的 3D 剖面图（Source：Wikipedia）

从上图中 IC 芯片的 3D 根据剖面图，底部的深蓝色部分是上一篇文章中介绍的晶圆。从这张图中，我们可以更清楚地知道晶圆基板在芯片中的作用有多重要。至于红色和土黄色，是 IC 制作时要完成的地方。

首先，这里可以将红色部分比作高层建筑的一楼大厅。一楼的大厅，是房子的门户，出入都在这里，掌握交通通常会有更多的功能。所以，还有其他建筑 层相比，在兴建时会比较复杂，需要较多的步骤。在 IC 在电路中，这个大厅是逻辑闸层，它是整个 IC 最重要的部分是将各种逻辑门组合在一起，完成功能齐全 IC 芯片。

黄色部分，像一般楼层。与一楼相比，不会有太复杂的结构，每层建筑也不会有太大的变化。这一层的目的，是将红色部分的逻辑闸相连在一 起。之所以需要这么多层，是因为连接在一起的线路太多了，在单层不能容纳所有线路的情况下，需要多叠几层来实现这个目标。其中，不同层的线路将上下连接 满足接线要求。

分层施工，逐层结构

知道 IC 结构完成后，我们将介绍如何制作它。想象一下，如果我们想用油漆罐做一个精细的绘图，我们需要切割图形的盖板，盖在纸上。然后将油漆均匀地喷在纸上，直到油 漆干后，再遮盖拿开。不断的重复这个步骤后，便可完成整齐且复杂的图形。制造  IC 就是以类似的方式，藉由遮盖的方式一层一层的堆叠起来。

制作 IC 时，可以简单分成以上 4  种步骤。虽然实际制造时，制造的步骤会有差异，使用的材料也有所不同，但是大体上皆采用类似的原理。这个流程和油漆作画有些许不同，IC 制造是先涂料再加做遮盖，油漆作画则是先遮盖再作画。

以下是四个流程介绍：

金属溅镀：将欲使用的金属材料均匀洒在晶圆片上，形成一薄膜。

涂布光阻：先将光阻材料放在晶圆片上，透过光罩（光罩原理留待下次说明），将光束打在不要的部分上，破坏光阻材料结构。接着，再以化学药剂将被破坏的材料洗去。

蚀刻技术：将没有受光阻保护的硅晶圆，以离子束蚀刻。

光阻去除：使用去光阻液皆剩下的光阻溶解掉，如此便完成一次流程。

最后便会在一整片晶圆上完成很多 IC 芯片，接下来只要将完成的方形 IC  芯片剪下，便可送到封装厂做封装，至于封装厂是什么东西？就要待之后再做说明啰。

▲各种尺寸晶圆的比较（Source：Wikipedia）

纳米制程是什么？

三星以及台积电在先进半导体制程打得相当火热，彼此都想要在晶圆代工中抢得先机以争取订单，几乎成了 14 纳米与 16 纳米之争，然而 14 纳米与 16  纳米这两个数字的究竟意义为何，指的又是哪个部位？而在缩小制程后又将来带来什么好处与难题？以下我们将就纳米制程做简单的说明。

纳米到底有多细微？

在开始之前，要先了解纳米究竟是什么意思。在数学上，纳米是0.000000001公尺，但这是个相当差的例子，毕竟我们只看得到小数点后有很多个零，却没有实际的感觉。如果以指甲厚度做比较的话，或许会比较明显。

用尺规实际测量的话可以得知指甲的厚度约为 0.0001 公尺（0.1 毫米），也就是说试着把一片指甲的侧面切成 10 万条线，每条线就约等同于 1  纳米，由此可略为想像得到 1 纳米是何等的微小了。

知道纳米有多小之后，还要理解缩小制程的用意，缩小电晶体的最主要目的，就是可以在更小的芯片中塞入更多的电晶体，让芯片不会因技术提升而变得更大；其次，可以增加处理器的运算效率；再者，减少体积也可以降低耗电量；最后，芯片体积缩小后，更容易塞入行动装置中，满足未来轻薄化的需求。

再回来探究纳米制程是什么，以 14 纳米为例，其制程是指在芯片中，线最小可以做到 14  纳米的尺寸，下图为传统电晶体的长相，以此作为例子。缩小电晶体的最主要目的就是为了要减少耗电量，然而要缩小哪个部分才能达到这个目的？左下图中的 L  就是我们期望缩小的部分。藉由缩小闸极长度，电流可以用更短的路径从 Drain 端到 Source 端（有兴趣的话可以利用 Google 以 MOSFET 搜寻，会有更详细的解释）。

（Source：www.slideshare.net）

此外，电脑是以 0 和 1 作运算，要如何以电晶体满足这个目的呢？做法就是判断电晶体是否有电流流通。当在 Gate  端（绿色的方块）做电压供给，电流就会从 Drain 端到 Source 端，如果没有供给电压，电流就不会流动，这样就可以表示1和0。（至于为什么要用 0 和1作判断，有兴趣的话可以去查布林代数，我们是使用这个方法作成电脑的）

尺寸缩小有其物理限制

不过，制程并不能无限制的缩小，当我们将电晶体缩小到 20 纳米左右时，就会遇到量子物理中的问题，让电晶体有漏电的现象，抵销缩小 L  时获得的效益。作为改善方式，就是导入 FinFET（Tri-Gate）这个概念，如右上图。在 Intel  以前所做的解释中，可以知道藉由导入这个技术，能减少因物理现象所导致的漏电现象。

更重要的是，藉由这个方法可以增加 Gate 端和下层的接触面积。在传统的做法中（左上图），接触面只有一个平面，但是采用  FinFET（Tri-Gate）这个技术后，接触面将变成立体，可以轻易的增加接触面积，这样就可以在保持一样的接触面积下让 Source-Drain  端变得更小，对缩小尺寸有相当大的帮助。

最后，则是为什么会有人说各大厂进入 10 纳米制程将面临相当严峻的挑战，主因是 1 颗原子的大小大约为 0.1 纳米，在 10  纳米的情况下，一条线只有不到 100  颗原子，在制作上相当困难，而且只要有一个原子的缺陷，像是在制作过程中有原子掉出或是有杂质，就会产生不知名的现象，影响产品的良率。

如果无法想像这个难度，可以做个小实验。在桌上用 100 个小珠子排成一个 10×10  的正方形，并且剪裁一张纸盖在珠子上，接着用小刷子把旁边的的珠子刷掉，最后使他形成一个 10×5  的长方形。这样就可以知道各大厂所面临到的困境，以及达成这个目标究竟是多么艰巨。

随着三星以及台积电在近期将完成 14 纳米、16 纳米 FinFET 的量产，两者都想争夺 Apple 下一代的 iPhone  芯片代工，我们将看到相当精彩的商业竞争，同时也将获得更加省电、轻薄的手机，要感谢摩尔定律所带来的好处呢。

告诉你什么是封装

封装，IC 芯片的最终防护与统整

经过漫长的流程，从设计到制造，终于获得一颗 IC  芯片了。然而一颗芯片相当小且薄，如果不在外施加保护，会被轻易的刮伤损坏。此外，因为芯片的尺寸微小，如果不用一个较大尺寸的外壳，将不易以人工安置在电路板上。因此，本文接下来要针对封装加以描述介绍。

目前常见的封装有两种，一种是电动玩具内常见的，黑色长得像蜈蚣的 DIP 封装，另一为购买盒装 CPU 时常见的 BGA  封装。至于其他的封装法，还有早期 CPU 使用的 PGA（Pin Grid Array；Pin Grid Array）或是 DIP 的改良版  QFP（塑料方形扁平封装）等。因为有太多种封装法，以下将对 DIP 以及 BGA 封装做介绍。

传统封装，历久不衰

首先要介绍的是双排直立式封装（Dual Inline Package；DIP），从下图可以看到采用此封装的 IC  芯片在双排接脚下，看起来会像条黑色蜈蚣，让人印象深刻，此封装法为最早采用的 IC  封装技术，具有成本低廉的优势，适合小型且不需接太多线的芯片。但是，因为大多采用的是塑料，散热效果较差，无法满足现行高速芯片的要求。因此，使用此 封装的，大多是历久不衰的芯片，如下图中的  OP741，或是对运作速度没那么要求且芯片较小、接孔较少的 IC 芯片。

▲左图的 IC 芯片为 OP741，是常见的电压放大器。右图为它的剖面图，这个封装是以金线将芯片接到金属接脚（Leadframe）（Source  ：左图 Wikipedia、右图 Wikipedia）

至于球格阵列（Ball Grid Array，BGA）封装，和 DIP 相比封装体积较小，可轻易的放入体积较小的装置中。此外，因为接脚位在芯片下方，和  DIP 相比，可容纳更多的金属接脚相当适合需要较多接点的芯片。然而，采用这种封装法成本较高且连接的方法较复杂，因此大多用在高单价的产品上。

▲左图为采用 BGA 封装的芯片。右图为使用覆晶封装的 BGA 示意图（Source： 左图 Wikipedia）

行动装置兴起，新技术跃上舞台

然而，使用以上这些封装法，会耗费掉相当大的体积。像现在的行动装置、穿戴装置等，需要相当多种元件，如果各个元件都独立封装，组合起来将耗费非常大的 空间，因此目前有两种方法，可满足缩小体积的要求，分别为  SoC（System On Chip）以及 SiP（System In Packet）。

在智慧型手机刚兴 起时，在各大财经杂誌上皆可发现 SoC 这个名词，然而 SoC 究竟是什么东西？简单来说，就是将原本不同功能的  IC，整合在一颗芯片中。藉由这个方法，不单可以缩小体积，还可以缩小不同 IC 间的距离，提升芯片的计算速度。至于制作方法，便是在 IC 设计阶段时，将各个不同的  IC 放在一起，再透过先前介绍的设计流程，制作成一张光罩。

然而，SoC 并非只有优点，要设计一颗 SoC 需要相当多的技术配合。IC 芯片各自封装时，各有封装外部保护，且 IC 与 IC  间的距离较远，比较不会发生交互干扰的情形。但是，当将所有 IC 都包装在一起时，就是噩梦的开始。IC 设计厂要从原先的单纯设计 IC，变成了解并整合各个功能的  IC，增加工程师的工作量。此外，也会遇到很多的状况，像是通讯芯片的高频讯号可能会影响其他功能的 IC 等情形。

此外，SoC 还需要获得其他厂商的 IP（intellectual property）授权，才能将别人设计好的元件放到 SoC 中。因为制作 SoC  需要获得整颗 IC 的设计细节，才能做成完整的光罩，这同时也增加了 SoC 的设计成本。或许会有人质疑何不自己设计一颗就好了呢？因为设计各种 IC 需要大量和该  IC 相关的知识，只有像 Apple 这样多金的企业，才有预算能从各知名企业挖角顶尖工程师，以设计一颗全新的 IC，透过合作授权还是比自行研发划算多了。

折衷方案，SiP 现身

作为替代方案，SiP 跃上整合芯片的舞台。和 SoC 不同，它是购买各家的 IC，在最后一次封装这些 IC，如此便少了 IP  授权这一步，大幅减少设计成本。此外，因为它们是各自独立的 IC，彼此的干扰程度大幅下降。

▲Apple Watch 采用 SiP  技术将整个电脑架构封装成一颗芯片，不单满足期望的效能还缩小体积，让手錶有更多的空间放电池（Source：Apple 官网）

采用 SiP 技术的产品，最着名的非 Apple Watch 莫属。因为 Watch 的内部空间太小，它无法采用传统的技术，SoC  的设计成本又太高，SiP 成了首要之选。藉由 SiP 技术，不单可缩小体积，还可拉近各个 IC 间的距离，成为可行的折衷方案。下图便是 Apple Watch  芯片的结构图，可以看到相当多的 IC 包含在其中。

▲Apple Watch 中采用 SiP 封装的 S1 芯片内部配置图（Source：chipworks）

完成封装后，便要进入测试的阶段，在这个阶段便要确认封装完的 IC  是否有正常的运作，正确无误之后便可出货给组装厂，做成我们所见的电子产品。至此，半导体产业便完成了整个生产的任务。