【题目精刷】2022荣耀-数字芯片
时间：2022-11-03 17:00:00
为了在做题题的过程中学习所需的知识，详细说明了每个问题的知识参考或知识细节。后续复习。欢迎批评和纠正文章中的答案。
文章目录
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- 1.[单选题]时序逻辑电路是()
- 2.[单选题]同步设计描述的错误是()
- 3.以下哪些措施不能减少亚稳态()
- 4.[单选题]当状态机没有冗余状态时，不能写default状态。
- 5.[单选题]状态机如果状态不则不需要使用状态机default状态。
- 6.[单选题]#UDLY语句可综合延迟电路
- 7.[单选题]以下是()，不符合低功耗设计规范的要求
- 8.[单选题]以下说法是错误的()
- 9.[单选题]以下说法是正确的()
- 10.我们通常所说的时序逻辑电路是指()
- 11.中断指示寄存器由实时报警状态触发，仅读寄存器()
- 12.[单选题]信号定义句：reg [0:4] always, a; 正确的说法是:()
- 13.如果两个时钟的频率不同，则两个时钟是异步时钟()
- 14.[单选题]格雷码（gray code）比二进制码（binary code）优点是什么？
- 15.[单选题]用于逻辑判断真假，结果为单比特，0或1。！数据按位取反，结果为单个或多个比特()
- 16.下面哪个阶段的模拟可以真正模拟实际环境()
- 17.可以判断[单选题]形式验证()
- 18.在什么情况下不会产生[单选题]latch电路？（）
- 19.[单选题]SystemVerilog使用前需要执行以下数组new操作。（）
- 20.[单选题]下两端代码in，q1、q2和q3的初始值分别为0、1、2、3，所以经过一个时钟周期后，左侧q3的值和右侧q3的值分别变成()
- 21.下面的模块划分方法是不合理的()
- 22.[单选题]如下图所示，正确分析时钟到输出时间是()
- 23.关于[单选题]verilog代码风格，以下说法是错误的:()
- 24.异步电路不需要单选题STA约束检查。
- 25.完全消除亚稳态的正确方法是()
- 26.以下不属于异步时序电路设计特征的是：
- 27.以下哪一项对提高系统处理能力没有帮助()
- 28.[单选题]同步电路设计setup time不满意，不能采取以下措施解决()
- 29.[单选题]单bit采用级联三触发器电路跨异步时钟城电平信号可消除亚稳态。
- 30.[单选题]对initial陈述错误:()
- 31.时序逻辑电路根据触发器是否有统一的时钟控制分为同步时序电路和异步时序电路。
- 32.采样异步时钟数据的方法是错误的()
- 33.[单选题]Verilog语言水平对应()
- 34.设计异步FIFO时，FIFO在使用格雷码之前，深度必须是2的整数次幕
- 35.[单选题]表示任意两位无符号十进制数需要()位二进制数
- 36.如果没有赋值，模块端口的输入信号值为()。
- 37.基于[单选题]Verilog HDL，赋值表达式中可以出现时钟或复位信号。
- 定义()必须显示线型信号()
- 39.显式端口映射或位置端口映射可用于编码中，位置端口映射更好。
- 40 [单选题]常说7nm工艺，7nm指晶体管()
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1.[单选题]时序逻辑电路是()
组合逻辑电路：任何时候产生的稳定输出信号仅取决于此时电路的输入信号。
时序逻辑电路：任何时刻的输出稳态值不仅与此时的输入信号有关，还与此时之前的输入信号有关。即时序逻辑电路具有记忆功能。
判断时，看看是否有时序器件。
2.[单选题]同步设计描述的错误是()
- A.任何用户功能逻辑
- B.任何用户功能逻辑都没有叠加在所有寄存器的异步位置和异步复位端口上
- C.同步设计便于静态时序分析
- D.所有寄存器同时使用
同步设计是指同时钟域工作。
时钟域取决于时钟源点。
- 同一个PLL可控相位和倍数的不同时钟是同步时钟。
- 不同PLL即使产生同频时钟，也是异步时钟。由于相位关系无法控制。
3.以下哪些措施不能减少亚稳态()
- A.反应更快FF
- B.引入同步机制，防止亚稳态传播
- C.提高时钟质量，使用边缘变化温和的时钟信号
- D.提高系统时钟
深扒亚稳态底裤MOS管到CMOS门电路，再到亚稳态分析
MTBF计算以下公式和参数：
M T B F = e t M E T / C 2 C 1 f C L K f D A T A MTBF=\frac{e^{t_{MET}/C_2}}{C_1f_{CLK}f_{DATA}} MTBF=C1fCLKfDATAetMET/C2
C1和C2常数取决于器件过程和操作条件。
f C L K f_{CLK} fCLK和 f D A T A f_{DATA} fDATA参数取决于设计规范： f C L K f_{CLK} fCLK是接收异步信号的时钟域的时钟频率， f D A T A f_{DATA} fDATA是异步输入数据信号的切换频率。更快的时钟频率和更快的切换数据会减少(或恶化)MTBF。
t M E T t_{MET} tMET参数是可获得的亚稳稳定时间，或超出寄存器的 t C O t_{CO} tCO可用的时间裕量，用于将潜在的亚稳信号解析为一个已知值。同步链的 t M E T t_{MET} tMET是链中每个寄存器的输出时序松弛的总和。
总体设计的MTBF可以通过设计中各同步器链的MTBF来确定。同步器的故障率为1/MTBF，整个设计的故障率是通过添加每个同步器链的故障率来计算的，如下所示：
故 障 率 d e s i g n = 1 M T B F d e s i g n = ∑ i = 1 寄 存 器 数 1 M T B F i 故障率_{design}=\frac{1}{MTBF_{design}}=\sum_{i=1}^{寄存器数}\frac{1}{MTBF_i} 故障率design=MTBFdesign1=i=1∑寄存器数MTBFi1
A：
如果输入的数据不满足建立时间或保持时间，寄存器的输出就会进入亚稳态。
所以减小亚稳态影响一方面通过提高时序减小亚稳态产生的概率。
B:
寄存器处于亚稳态之后，形成稳定输出所需的时间 t s t a b t_{stab} tstab 要大于clock-to-output延时时间 t C O t_{CO} tCO。至于到底延迟多少取决于用于制造该设备的工艺技术和操作条件。如果第二个采样时钟到来时还没稳定，就会导致亚稳态的传递。同理，亚稳态可能一直传递。但一般认为经过同步寄存后发生发生亚稳态的概率会大大较小。
所以减小亚稳态影响另一方面通过减小亚稳态的传播。
C:
改善时钟质量，应该是用边沿变化快速的时钟信号
D：
让建立关系更严格，增加亚稳态发生的概率。
4.[单选题]状态机没有冗余状态时，可以不写default状态。
- A.正确
- B.错误
除了正常工作状态，状态机还需要考虑出现异常状态（亚稳态，毛刺）时不出现死锁。所以需要default。
5.[单选题]状态机如果状态未列全，不需要使用default状态。
- A.正确
- B.错误
同上
6.[单选题]#UDLY语句可以被综合成延时电路
- A.正确
- B.错误
以Vivado synthesis支持的Verilog结构来学习 Verilog语句可综合性 3.3 过程性语句
#UDLY 是延时控制语句，综合过程会忽略。
7.[单选题]下列关于实现不符合低功耗设计规范要求的是（）
- A.在不进行算术、逻辑运算的时候，使这些模块的输入保持“0”，不让操作数进来，输出结果不会翻转；而如果进行这方面的运算时，再将它们打开
- B.FPGA全功能版本在产品适用温度范围内，结温不超过阀值的90%
- C.接口电平如果可选，选择高电平模式
- D.在满足性能要求时，尽量采用低的系统时钟
CMOS 电路功耗类型：
- 动态功耗：负载电容充放电引起的功耗。
- 静态功耗：漏电流引起的功耗。
P = 1 2 ⋅ C ⋅ V D D 2 ⋅ f ⋅ N S W ⏟ 翻 转 功 耗 + Q S C ⋅ V D D ⋅ f ⋅ N S W ⏟ 短 路 功 耗 ⏞ 动 态 功 耗 + I l e a k ⋅ V D D ⏟ 漏 电 流 功 耗 ⏞ 静 态 功 耗 P=\overbrace{\underbrace{ \frac{1}{2}·C·V^2_{DD}·f·N_{SW}}_{翻转功耗} + \underbrace{Q_{SC}·V_{DD}·f·N_{SW}}_{短路功耗}}^{动态功耗} + \overbrace{\underbrace{I_{leak}·V_{DD}}_{漏电流功耗}}^{静态功耗} P=翻转功耗 21⋅C⋅VDD2⋅f⋅NSW+短路功耗 QSC⋅VDD⋅f⋅NSW 动态功耗+漏电流功耗 Ileak⋅VDD 静态功耗
- C C C：结电容。
- N S W N_{SW} NSW：单周期内翻转晶体管数目。
- f f f：系统工作时钟频率。
- V D D V_{DD} VDD：供电电压。
- Q S C Q_{SC} QSC：翻转过程中的短路电量。
- I l e a k I_{leak} Ileak：漏电流。
A：↓翻转功耗
B：
结温（Junction Temperature）是电子设备中半导体的实际工作温度。
我们知道，PVT对功耗的影响：温度影响数字IC芯片的阈值电压Vt，温度升高导致Vt下降。晶体管阈值降低，漏电流变大，静态功耗变大。
Xilinx wp221 中说到随着结温上升，静态功耗呈指数级上升。
当工艺到达 90nm 或更小时，静态功耗开始超越动态功耗。
C：↑ V D D V_{DD} VDD
D: ↓动态功耗
8.[单选题]下列说法错误的是（）
- A.两个向量进行比较操作或加减操作或赋值操作时，两个向量的位宽要相等，避免隐式扩展；
- B.if/else语句配对使用，case语句加default项；组合逻辑中在所有条件下都要对信号赋值，如果要保持不变用a＝a的方式赋值；
- C.可综合代码中，除了for语句中的循环变量可以定义为integer型外，所有变量和信号都只能为wire或reg型，不能定义为整型、实数型、无符号型、realtime型和time型；
- D.条件语句，如果无优先级关系，尽量采用case，避免多级else if影响时序；
B：避免lat
