计算机软硬件概念

1. 计算机系统

• 硬件： 主机、外设等计算机实体
• 软件： 由具有各种特殊功能的信息(程序)组成
  • 系统软件：用于管理整个计算机系统
    语言处理程序、操作系统、服务性程序、数据库管理系统、网络软件
  • 应用软件：根据任务需要编制的各种程序

2. 计算机系统的层次结构

• 系统复杂性管理方法：抽象
  • 有目的地隐藏一个过程的某些细节，以便更清楚地表达其他方面、细节或结构。 --百度百科
  • 与低级实体相比，指高级模型。 --维基百科
  • 隐藏系统中不重要的细节。 David Haris
• 从程序的角度抽象计算机的层次
  
  
  软硬件之间的虚线表示计算机系统软硬件的接口

3. 计算机组成与计算机系统结构在研究内容上的差异
   • 计算机系统结构：计算机系统的属性、概念结构和功能特性、概念结构和功能特征。定义了计算机系统软硬件的界面和软硬件交互界面。
   • 计算机组成：实现计算机体系结构所体现的属性

1. 冯·诺依曼计算机的特点

• 计算机由运算器、控制器、存储器、输入设备、输出设备五个部件组成
• 指令和数据存储在存储器中，可以根据地址访问
• 指令和数据用二进制表示
• 指令由操作码和地址码组成
• 存储程序(核心特征)
• 以运算器为中心

2. 冯诺依曼计算机硬件框图
   

• 操作员：完成算数操作，逻辑操作
• 存储器：存放数据和程序
• 控制器：指挥程序运行
• 输入设备：将信息转换为机器能够识别的信息
• 输出设备：将计算机处理的结果转化为熟悉的形式

存在的问题：

• 以运算器为中心会使运算器更加繁忙
• 框图混乱，没有层次化特征

3. 计算机硬件框图

• 以存储器为中心的计算机硬件框图

• 现代计算机硬件框图
  

• 层次化（Hierachy）：将设计的系统分为多个模块和子模块

• 模块化（Modularity）：具有明确定义的功能和接口

• 规则性（Regularity）：使模块更容易重用

1. 主存储器的基本组成
   

存储器由多个存储单元组成，每个存储单元包含多个存储原件，每个存储原件可以存储一个二进制代码0或1。存储单元根据地址进行搜索

• 存储单元：存储一串二进制代码
• 存储字：存储单元中二进制代码的组合
• 存储字长：存储单元中二进制代码的位数

主存

1. 存储器：存储程序、指令、数据

2. MAR(存储地址寄存器):反映存储单元的数量

3. MDR(存储数据寄存器)

4. 运算器的基本组成和操作过程

操作员的组成ALU 至少3个寄存器：

1. 算数逻辑单元（ALU）(核心运算器
2. 寄存器：保存参与运算的数据

* 累加器（ACC）
* 数据寄存器（X）
* 乘商寄存器（MQ）

各类寄存器中存放的各类操作数：

• 加法

  • 加法指令中，地址码M给出加数在内存中的地址

  • 初态：被加数被存入到ACC中，加数存在X寄存器中

  • 操作1：将加数从M内存单元中取出，存入X寄存器

  • 操作2：ALU对[ACC]和[X]进行加法操作

  • 操作3：ALU将结果保存在ACC寄存器中

• 减法
  

  • 减法指令中，地址码M给出减数的地址
    
  • 初态：被减数被存入到ACC中，减数存在内存单元为M的地址中
  • 操作1：将加数从M内存单元中取出，存入X寄存器
  • 操作2：ALU对[ACC]和[X]进行减法操作
  • 操作3：ALU将结果保存在ACC寄存器中

• 乘法
  

  • 乘法指令中，地址码M给出乘数的地址
    
  • 初态：被乘数被存入到ACC中
  • 操作1：将乘数从M内存中取出，存入MQ寄存器
  • 操作2：将ACC的内容送到X寄存器中
  • 操作3：把累加初值0存入ACC中，即把ACC清零
  • 操作4：进行乘法操作，将结果的高位存入ACC，将低位存入MQ

• 除法

  • 除法指令中，地址码M给出除数的地址
  • 初态：被除数被存入到ACC中
  • 操作1：将除数从M内存中取出，存入MQ寄存器
  • 操作2：将除数从M内存单元中取出，存入X寄存器
  • 操作3：进行除法操作，将商保存在MQ寄存器中，余数保存在ACC中

3. 控制器的基本结构

• 控制器的功能

• 解释指令

• 保证指令的按序执行

• 完成一条指令需要进行的操作

• 取指令

  • 程序计数器PC：存放当前将要执行的指令的地址，执行完当前指令后将移动到下一条指令的地址，因此PC应具有计数功能（PC) + 1 -> PC

• 分析指令

  • 指令寄存器IR：存放当前将要执行的指令

• 执行指令

  • 控制器CU将指令从IR寄存器中取出，执行完毕后，PC指向下一条指令的地址

• 硬件系统的结构图
  

4. 主机完成一条指令的过程

以取数指令为例

• 第一步：取指令

  1. PC将指令的地址送给MAR
  2. 由MAR将指令的地址送给存储体
  3. 在控制器的控制之下，存储体把指定存储单元中保存的取数指令取出，送入MDR中
  4. MDR将取出的指令送入IR

• 第二步：分析指令

  5. 将IR寄存器中保存的指令的操作码部分送入CU。经过译码后由CU将指令的地址部分送给存储器，将保存在M内存单元中的数据取出到ACC寄存器中
  6. 从IR的地址码部分将地址取出送入MAR。IR中保存了当前要执行的指令和当前这条指令操作数的地址。
  7. 由MAR将地址送入存储体
  8. 在控制器的控制之下，从存储体中将取数指令要求的数据取出，存入到MDR中
  9. MDR将该输入送入ACC寄存器

以存数指令为例：

• 第一步：取指令。将指令从存储体中取出。
  1. PC将指令的地址送给MAR
  2. 由MAR将指令的地址送给存储体
  3. 在CU的控制之下将地址中指定的地址从存储体中取出放入到MDR中
  4. MDR将取出的指令送入IR
• 第二步：分析指令
  5. 将IR中保存的指令的操作码部分送给CU，CU对指令进行分析后发出相应的控制信号
• 第三步：执行指令
  6. CU由控制将IR中的指令的地址码部分送入到MAR中
  7. MAR将地码送入存储体。告诉存储体将要存数据，并给出数据的地址
  8. 将ACC中的内容存入MDR中。ACC中保存从存储体中输入和输出的数据
  9. 在控制器的控制之下，将MDR中的数据保存到存储体中

(ax^2+bx+c)程序运行过程

• 将程序通过输入设备送至计算机
• 将程序首地址存入PC
• 启动程序运行

取数指令：将数据取出到ACC中

• 取指令操作：PC->MAR->M（存储体）->MDR->IR，(PC)+1->PC 将地址从PC中取出后PC将移动到下一条指令的地址
• 分析指令，取操作码OP(IR)->CU
• 执行指令，取地址码AD(IR)->MAR->M->MDR->ACC
• …
• …

经过以上三步，取数指令完成，一次进行乘法指令、加法指令循环经过这三步的指令传送后完成此程序的计算，经过最后的保存指令后即可通过打印指令输出结果。

机器字长：CPU一次能处理数据的位数，与CPU中的寄存器位数有关（ACC、X、MQ）

运算速度:

• 主频

• 核心数，以及每个核心支持的线程数

• 吉普森法：

  fi代表每条指令在程序中出现的频率，计算方法有两种

  • 静态使用频率：通过程序清单计算某条指令出现的频率
  • 动态使用频率：计算程序的执行过程当中每条指令出现的频率

• CPI：执行一条指令需要的时钟周期数。通过加权平均的方法计算。

• IPC：一个执行周期可完成的指令数

• MIPS：每秒执行的百万条指令数

• FLOPS：每秒浮点运算的次数（较为合理的指标）

  衡量机器的运行速度的较为合理的指标：在相同的时间里，完成了多少算数或者是逻辑运算

存储容量：存放二进制信息的总位数

• 主存容量：

  • 存储单元个数 × 存储字长

    如：

• 字节数

  如：

  $2^{13}b=1KB$

  $2^{21}b=256KB$

• 辅存容量

  • 字节数： 80GB

1. 总线(Bus)是连接各个部件的信息传输线，是各个部件共享的传输介质

2. 使用总线的原因：解决分散连接的问题

• 缩减通信线路数量
• 减少设备间连接的接口
• 避免系统难以扩展

3. 总线上信息的传送

• 串行：发送方把将要传输的数据一位一位地送到总线上，接收方一位一位地从总线上取数据
• 并行：发送方把将要传输的数据多位同时送到总线上，接收方同时接受多位数据

在同一时刻，只允许有一个部件向总线发送信息，而多个部件可以同时从总线上接收相同的信息

传输距离较长，平行的线与线之间会产生干扰，会导致数据的变形。

• 并行传输通常适用于短距离传输，可集中在计算机内部
• 串行传输通常用于机器与机器、其他设备之间的数据传输

1. 总线结构举例

   1. 单总线结构框图

      • 在任何时刻只能有一个部件在使用系统总线，会发生总线的争用
      • 远端传输延迟高

   2. 面向CPU的双总线结构框图

      为CPU和主存设计专有的数据传输总线

      • 主存和IO设备之间无连接，只能通过CPU相互通信，会打断CPU的计算

   3. 以存储器为中心的双总线结构

      主存同时与系统总线和存储总线连接

      • 现有技术暂未实现系统总线和存储总线的同时工作，但与面向CPU的双总线结构相比仍有较大优势

1. 片内总线：芯片内部的总线，完成芯片内部不同部件的连接

2. 系统总线：计算机各个部件之间的信息传输总线

   根据系统总线上传输的信号的不同可分为以下三类：

   • 数据总线：双向，与机器字长、存储字长有关。通常情况下，总线的宽度 <= 机器字长
   • 地址总线：单向，与存储地址、I/O地址有关。由CPU或主设备发出。通常地址总线的条数和地址单元的个数相关
   • 控制总线：有入有出，向系统的各个部件传输控制信号，或系统的各个部件将自己的状态信号向外传输。

     有出，如：存储器读取、存储器写入、总选允许、中断确认
     有入，如：中断请求、总线请求

3. 通信总线：用于计算机与系统之间或计算机系统与其他系统之间的通信。

   传输方式：

   • 串行通信总线
   • 并行通信总线

1. 总线物理实现
   
2. 总线特性
   1. 机械特性：尺寸、形状、管脚数、排列顺序
   2. 电气特性：传输方向和有效的电平范围
   3. 功能特性：每根传输线的功能，即传输何种信号：地址信号、数据信号、控制信号
   4. 时间特性：信号的时序关系
3. 总线的性能指标
   1. 总线宽度：同时可以传输多少位数据。也就是数据线的条数
   2. 标准传输率：每秒传输的最大字节数（Mbps）
   3. 时钟同步/异步：同步、不同步
   4. 总线复用：地址线与数据线复用（共用）
   5. 信号线数：地址线、数据线和控制线的总和
   6. 总线控制方式：突发、自动、仲裁、逻辑、计数
   7. 其他指标：负载能力等
4. 总线标准

总线标准表：

1. ISA：工业标准体系结构
2. EISA：在ISA基础上增加总线宽度
3. VESA：视频电子标准协会
4. PCI：外设部件互联标准
5. AGP：点对点的局部总线，主要连接控制芯片和显卡
6. RS-232：串行通信总线标准
7. USB：通用串行总线

1. 单总线结构

见3.1.4.1

2. 多总线结构

   1. 双总线结构

   2. 三总线结构

      DMA：直接存储器访问。高速设备和内存之间进行信息交换时可以通过DMA总线

      但低速设备依然要通过I/O总线

   3. 三总线结构的另一种形式

      在CPU与主存之间添加一个低容量的高速缓存，用来缓存主存中的数据

      添加一条扩展总线与系统总线相连，用于连接外部设备

      但所有外设全部连接在扩展总线上，势必会影响高速外设的速度

   4. 四总线结构

      特点：将高速设备和低速设备进行分类组织

3. 总线结构举例

   1. 传统微型机总线结构

   2. VESA

   3. PCI总线结构

   4. 多层PCI总线结构

1. 总线判优控制

• 基本概念

  根据是否能提出总线请求，可将总线上的设备分为两类

  • 主设备(模块)：对总线有控制权，即可以提出总线的占用申请，且在占用了总线后可以控制和另外一台设备之间的通信
  • 从设备（模块）：只能相应从主设备发来的总线命令。不能对总线进行控制，也不能提出对总线的占用申请。

• 总线判优控制

  • 集中式：将总线的判优逻辑集成在一个部件上
    • 链式查询
    • 计数器定时查询
    • 独立请求方式
  • 分布式：将判优逻辑分布到各个设备或各个设备的端口上

• 链式查询方式

  BR：设备发出占用请求后通过BR想总线控制部件提出占用请求

  BG：链式查询发出总线占用请求的设备，并为其分配总线的使用权。BG的查询顺序为各个I/O设备占用总线的优先级的先后顺序

  BS：设备获得总线的使用权后，通过BS设置总线忙

  优点：

  • 结构简单
  • 容易实现可靠性设计

  缺点：

  • 对电路故障非常敏感，尤其是BG。
  • 速度慢

• 计数器定时查询

  总线控制部件中存在一个计数器，计数器的值比较灵活，可以从0开始。也可以从上一次停止计数的设备的序号开始

  将要占用总线的设备通过BR提出占用请求，总线控制器若同意让出总线控制权，则启动计数器，通过设备地址线向外查找与计数器值对应的设备是否提出总线占用请求，查找一个设备后计数器自增1，若该设备提出了总线占用请求，则通过BS线应答。

  设备地址线的宽度和设备数有关。若有n个设备进行二进制编码的话，则至少需要${\log }_2(n)$（向上取整）位，即设备地址也需要${\log }_2(n)$（向上取整）条线

  优点：

  • 优先级确定，非常灵活
  • 可以通过软件的方式设置优先级顺序
  • 可以通过软件的方式设置总线控制部件

  缺点：

• 按顺序查找，速度较慢

• 独立请求方式

  所有的IO接口都增加了两条线：$B{R}_i$（提出总线占用请求）和$B{G}_i$（应答信号）

  可根据BG直接将总线的控制权分配给获得授权的设备

  总线控制部件中设置排队器控制设备优先级的排队

  优先级可以事先确定，还可以设置自适应优先级，根据实际情况分配合理的优先级

总线的判优控制解决了由哪一个主设备占用总线和使用总线

2. 总线通信控制

主设备获得总线的使用权后，将与从设备进行信息交换

总线通信控制：解决主设备和从设备协调控制的问题

• 总线的传输周期

  主设备和从设备之间完成一次完整的、可靠的通信所需要的时间

  • 申请分配阶段：主设备申请，总线总裁决定（总线判优）
  • 寻址阶段：主设备向从设备发出地址和命令
  • 数据传输阶段：主设备和从设备交换数据
  • 结束阶段：主从模块撤销有关信息

• 总线通信的四种方式

  • 同步通信：有统一的（定宽，定距）的时标控制数据的传送
  • 异步通信：采用应答方式，没有公共适中标准
  • 半同步通信：同步、异步结合，解决不同速度的两个设备之间通信的问题
  • 分离式通信：充分挖掘系统总线每个瞬间的潜力，让系统总线发挥最大效能

• 同步式数据输入

  整个总线周期由四个时钟周期构成

  • 在T1时钟周期的上升沿，主设备给出从设备地址信息
  • 在T2时钟周期的上升沿，主设备给出读取命令
  • 在T3时钟周期的上升沿到来之前，从设备必须给出数据信号
  • 在T4时钟周期的上升沿，撤销控制信号和数据信号。在T4结束时候撤销地址信号

  特点：

  • 定宽定距的时钟控制数据传输的过程
  • 在给定的时间点上要完成相应的操作

• 同步式数据输出

  • 在T1时钟周期的上升沿，给出地址信号，下降沿，给出数据
  • 在T2时钟周期的上升沿，给出写命令
  • 在T3时钟周期的上升沿，做写入操作
  • 在T4时钟周期的上升沿，主设备撤销写入命令，T4结束时撤销数据信号

  所有的从模块都用同一个时标控制，主从模块强制同步，对多个速度不同的模块需要选择速度最慢的模块设计时标，影响总线的工作效率，设计具有局限性，且缺乏灵活性

  同步通信一般应用于总线长度较短，且各个模块存储时间比较一致的情况。

  总线传输周期越短，数据线的位数越多

没有公共的时钟标准，不要求所有部件严格的统一操作时间，采用应答方式通信

• 同步的特征：存在定宽定距的时钟管理通信的过程

  • 发送方用系统时钟前沿发出信号
  • 接收方用系统时钟后沿判断、识别

• 异步的特征：

  • 允许不同速度的模块和谐工作
  • 为了调整主从设备速度的差距，增加一条“等待”相应信号，$\overline{\text{WAIT}}$

• 以输入为例的半同步通信时序图

  在T3上升沿到来之前，从模块若无法向主模块提供数据，则发出$\overline{\text{WAIT}}$信号，低电平有效。主模块若检测到$\overline{\text{WAIT}}$为低电平，则等待一个时钟周期T，如此循环，直到主模块检测到$\overline{\text{WAIT}}$为高电平，表示从模块已经准备好。则进入T3。

  • $T1$ 主模块发地址
  • $T2$ 主模块发命令
  • $T_w$ 当$\overline{\text{WAIT}}$为低电平时，等待一个T
  • $T_w$ 当$\overline{\text{WAIT}}$为低电平时，等待一个T
  • ···
  • ···
  • $T3$ 从模块提供数据
  • $T4$ 从模块撤销数据，主模块撤销命令

充分挖掘系统总线每个瞬间的潜力

• 三种通信的共同点：

  • 主模块发地址、命令，需要占用总线
  • 从模块准备数据，不需要占用总线，总线空闲
  • 从模块想主模块发送数据，需要占用总线

• 将一个总线的传输周期分成两个子周期：

  • 子周期1：主设备申请占用总线，使用完后放弃总线的使用权
  • 子周期2：从设备完成准备工作后，申请占用总线，将各种信息发送至总线上

• 分离式通信的特点

  • 各个模块都有权申请占用总线
  • 采用同步方式通信，不等待对方应答
  • 各个模块准备数据时，不占用总线
  • 总线被占用时，无空闲

1. 按存储介质分类

1. 存储器的层次结构
   
2. 缓存-主存层次和主存-辅存层次

• 缓存-主存层次
  • 主要解决CPU和主存速度不匹配的问题。
  • 采用硬件的方法实现。
  • 地址空间为主存的地址（实地址）（物理地址）
• 主存-辅存层次
  • 主要解决存储系统容量的问题。
  • 采用软硬件相结合的方法实现。
  • 地址空间为虚拟地址（逻辑地址）

1. 主存的基本组成

MAR中的存储单元的地址需要译码器译译码后才能找到所需访问的单元。

MDR中存储将要被读出或写入的数据。经过读写电路和控制电路控制读或写。若是读出，则将MAR指定的存储单元中的数据送到MDR中。若是写入，则将MDR中的数据送入到MAR指定的存储单元中

2. 主存和CPU的联系

数据总线：双向连在MDR寄存器上，完成了CPU和主存之间的信息传输。

地址总线：单向连在MAR寄存器和主存的地址总线之间，给出了将要访问的内存单元的地址

控制总线：读写等

3. 主存中存储单元的地址分配

• 大端法：高位存放高地址，低位存放低地址
• 小端法：高位存放低地址，低位存放高地址

4. 主存的技术指标

• 存储容量：主存中存放的二进制数的总位数

• 存储速度：

  • 存取时间：存储器的访问时间

    从存储器给出地址信号开始，到得到稳定的数据输出/输入所经历的时间

    • 读出时间
    • 写入时间

  • 存取周期：连续两次独立的存储器操作（读或写）所需要的最小时间间隔

  一般来说，存取周期比存取时间长。因为连续的存取之间存在一段恢复时间

• 存储器带宽：单位时间里能够向存储器中读取/写入的数据的位数。

  单位：位/秒

1. 半导体存储芯片的基本结构
   

• 地址线单向输入（n条），数据线双向（m条）。

  芯片容量为$2^n\times m$

• 片选线：选择存储芯片。因为一个半导体存储器是由多个存储芯片构成。

  两种标识方式（一横表示低电平有效）

  • $\overline{\text{CS}}$：芯片选择
  • $\overline{\text{CE}}$：芯片使能

• 读/写控制线：决定芯片进行读还是写操作

  一根线：

  • $\overline{\text{WE}}$：低电平写，高电平读

  两根线

  • $\overline{\text{OE}}$：读
  • $\overline{\text{WE}}$：写

1. 静态RAM(SRAM)

1. 掩模ROM（MROM）

   行列选择线交叉处：

• 有MOS管，则输出为1
• 无MOS管，则输出为0

2. PROM（一次性编程）

   行线为基极，发射极与列线之间有一条熔丝：

• 熔丝通，则为1
• 熔丝短，则为0

3. EPROM（可多次编程）

• D端加正电压，形成浮动栅，S与D不导通，为0

• D端不加正电压，不形成浮动栅，S与D导通，为1

  信息的擦除：驱散浮动栅。用紫外线擦除

4. EEPROM（可多次编程）

• 电可擦写
• 局部擦写
• 全部擦写

5. FlashMemory(闪速型存储器)

总结：

• EPROM：价格便宜，集成度高
• EEPROM：电可擦写
• FlashMemory：比EEPROM快，具备RAM功能

1. 存储容量的扩展

• 位扩展（增加存储字长）

  例：用2片1K×4位存储芯片组成1K×8位存储器

  1K表示有10根地址线，8位表示8根数据线。

  • 两个芯片地址线连接方式相同
  • 数据线各自负责按序的四位存储
  • 将两个芯片的片选线和读写信号线连接在一起，使得两个芯片同时工作。

• 字扩展

  例：用2片1K×8位存储芯片组成2K×8位存储器

  2K表示有11根地址线，8位表示8根数据线。表示8位数据，所以两芯片不能同时被选中。原有的两个芯片有10根地址线A0-A9，组成的存储器增加了一条A10地址线。控制两个芯片的片选信号，A10为1，则选第一个芯片；A10为0，则