数字集成电路设计考试概念总结

摩尔定律：芯片上的晶体管数量每18个月增加一倍左右。

传播延时：门的传播延迟tp定义了它对输入端信号变化的响应有多快。它表示一个信号定义为输入和输出波形的50%翻转点之间的时间。由于一扇门对上下输入波形的响应时间不同，因此需要定义两个传输延迟。tpLH定义为门的输出从低到高的响应时间，tpHL它是输出从高到低应时间。传播延时tp定义为这两个时间的平均值：tp=(tpLH tpHL)/2。

设计规则：定义设计规则的目的是将电路概念转换为硅上的几何图形。设计规则的作用是电路设计师和工艺工程师之间的界面，或他们之间的协议。设计规则是指导地图掩膜设计的几何尺寸的一组规定。它们包括图形允许的最小宽度，以及图形在同一层和不同层之间的最小间距。

速度饱和效应：对于长沟MOS载流子满足公式：υ = -μξ(x)。公式表明载流子的速度与电场成正比，与电场强度值的大小无关。换句话说，载流子的迁移率是常数。然而，载流子不再符合这载流子不再符合这一线性模型。当沿沟电场达到临界值时ξc由于散射效应(即载流子之间的碰撞)，载流子的速度会趋于饱和。(载流子速度与电场成正比，迁移率为常数，当电场足够强时，由于散射效应，载流子速度趋于饱和)

时钟抖动：时钟周期在芯片的某个给定点发生暂时变化，可以在每个不同的周期中缩短或加长。

逻辑综合：逻辑综合任务是产生逻辑模型的结构描述。该模型可以用状态转移图、状态图、电路图、布尔表达式、真值表或多种不同的方式来解释HDL描述。

噪声容限：（指在前一极输出最差的情况下，为了保证后一极的正常运行，允许的最大噪声范围)为了使门更稳定，对噪声干扰不敏感，0和1的范围越大越好。门对噪声的敏感性由低电平噪声容量限制NML和高电平噪声容量NMH分别量化了合法的0和1范围，并确定了噪声的最大固定阈值： NML =VIL - VOL

NMH =VOH - VIH

调整沟通长度：理想情况下，饱和区晶体管的泄漏端和源端的电流是恒定的，并且独立于这两个端口的额外电压。但实际上，导电沟的有效长度是由额外的VDS调制：增加VDS增加漏结的耗尽区，缩短有效沟的长度。

开关阈值V_M：电压传输特性（VTC）曲线与直线Vout=Vin的交点。

有比逻辑：实现给定逻辑功能所需的晶体管数量比逻辑试图减少，但它通常以降低稳定性和支付额外功耗为代价。在互补CMOS中，PUN的目的是当PDN关断在VDD在输出之间提供有条件的通道。整个有比逻辑PUN它被无条件负载装置所取代，上拉输出以获得高电平输出。这种门不是由有源的下拉和上拉网络组成的，而是由一个逻辑功能实现的NMOS由简单的负责设备组成的下拉网络。(逻辑电平由构成逻辑的晶体管的相对尺寸决定)

时钟偏差：我们一直假设两相时钟CLK—和CLK相反，产生相反时钟信号的相反器的延迟为0。但事实上，由于布置两个时钟信号的导线不同，或由于存储在连接的锁中的数据不同，负载电容可能会发生变化。这种影响被称为时钟偏差。

流水线：装配线是一种提高资源利用率的技术，它增加了电路的数据处理量。我们将寄存器插入逻辑块之间，使一组输入数据的计算分布在几个时钟周期中。这个计算过程是以装配线的形式进行的，所以它被命名为装配线。（加速数据处理的数据通道）

电压传输特性（VTC）：逻辑门输出电压与输入电压的关系。

信号摆幅（Vsw）：最高输出电平VOH与最低输出电平VOL之差。

扇出：连接到驱动门输出端的负载门数量。

扇入：门输入的数量。

MOS晶体管的阈值电压：MOS当晶体管发生强反形时VGS的值。

体效应：MOS晶体管的源极不等于衬底的电压。

亚阈值：：对于NMOS晶体管，当VGS当低于阈值电压时，MOS晶体管已部分导通，称为亚阈值。

闩锁效应：在MOS在过程中，同时存在的陷阱和衬底将形成寄生npnp一旦激发这些类似闸管的设备，结构就会导致VDD和VSS线短路，这通常会破坏芯片

组合逻辑电路：在任何时候，电路输出与当前输入信号之间的关系都服从布尔表达式，没有从输出返回到输入的连接。

时序逻辑电路：该电路的输出不仅与当前的输入数据有关，还与以前的输入信号值有关。

电气努力(等效扇出)：门的外部负载与输入电容之间的比率。

逻辑努力：逻辑门的逻辑努力告诉我们，当逻辑门的每个输入只代表与反相器相同的输入电容时，它在产生输出电流方面比反相器差多少。或者相当于说，逻辑努力表明，当门与反相器提供相同的输出电流时，它的输入电容比反相器大多少。

建立时间：数据输入必须在时钟翻转前有效。

保持时间：数据输入必须在时钟边缘后仍然有效。

延迟时间：在满足建立时间和维护时间的前提下，在最坏情况下传输延迟后，将输入端数据复制到输出端。

寄存器：边沿触发的存储元件。

锁存器：电平敏感器件。

触发器：任何由交叉耦合门组成的双稳态元件。

亚阈值摆幅：使漏极电流I_D当数量级改变所需的栅极电压增量时ΔV_gs。

等效线性电容C_eq:对于给定V_high到V_low电压摆幅、电荷变化量等于非线性模型预期。(用于大信号模式，用等效线性电容代替与电压相关的非线性电容C_j)

阈值电压V_T:MOSFET当格栅下半导体表面出现强反形时，格栅源电压在中间。

速度饱和：载流速度与电场成正比，迁移率为常数，但当场强度足够大时，由于散射效应，载流速度趋于饱和。

无比逻辑：逻辑电平与设备尺寸无关。

本征电容：由扩散电容和覆盖电容组成。

外部负载电容：由导线和连接的门引起。

相关电容：格栅漏电容、扩散电容、连接电容、扇出格栅电容。

自载效应：当本征电容（即扩散电容）开始超过由连接和风扇形成的外部负载时，增加门的尺寸不再有助于减少延迟，而是增加门的面积，称为自负载效应。

等效扇出：反相器的延迟仅取决于其负载电容器与输入电容器之间的比值，称为等效f。

功率延时积：综合考虑传播延迟和功耗的指标。

能量延时积：综合考虑传播延迟和能耗的指标。

标准单元：一般逻辑，可综合，高度相同，宽度可调。

归一化本征延迟：本征延迟与门的类型有关，但与门的尺寸(晶体管宽度加倍)无关。