IC笔试：​2022紫光展锐数字芯片提前批笔试

A

6/38以下表达式计算结果为4()
A 11/3
B 11.0/3
C (float)11/3
D (int)(11.0/3 0.5)

D

7/38关于this使用指针的正确方法是()
A 确保每个对象都有自己的数据成员，但共享处理这些数据的代码
B 确保基类私有成员在子类中被访问
C 确保基本保护成员能够访问子类
D 确保基类公有成员在子类中被访问

A this指针指向对象，但不是对象的一部分，和基类扩展类没有关系

8/38在timescale 1ns/10ps6125ps打印时间格式为()
A 6
B 61
C 613
D 6125

C

时钟正沿触发用于9/38下列描述中reset沿着复位的代码描述异步下降是()
A always@(posedge clk or negedge reset) if(reset)
B always@(posedge clik or reset) if(reset)
C always@(posedge clk or negedge reset) if(!reset)
D always@(negedge clk or posedge reset) if(resent)
C

**10/38数组元素a[l]等价()表示等价()
A a 1
B a 1
C (a 1)
D &a 1
C

11/38在systemverilog声明随机变量的关键词是()
A randa
B randc
C randomize
D urandom_range
B

12/38端口与驱动端口位宽不匹配，verilog/systemverilog默认处理方法是错误的()
A如果端口的位宽与驱动端口的信号位宽相同，则该值可以通过端口无变化
B如果驱动端口比端口接收端宽得多，则驱动信号的高位bit会被截断
C如果驱动端口比端口接收端宽得多，则驱动信号较低bit会被载断
D如果驱动端口的位宽小于端口的接收端，则基于verilog高比特位扩展赋值规则

C

13/38 linux下面，删除文件的命令是()
A mkdir
B rm
C mv
D del

B

14/38
timescale 1ns/1ps
fork
begin #1;end
begin #2;end
join_none
$display($time);
上述代码要等多久？
A 1ns
B 2ns
C 0ns
D 3ns

C

构成C语言程序的基本单位是()
A 函数
B 过程
C子程序
D 子例程
A

16/38 在veriliog HDL的always如何执行块句中的句子？
A 顺序
B 并行
C 顺序或并行
D 不一定
C

C语言中的17/38int内存中的型数据占2个字节，unsigned int类型数据的值范围为
A 0~255
B 0~32767
C 0~65535
D 0~2147483647
C
18/38以下的第三代移动通信标准是什么？
A EDGE
B TD-SCDMA
C LTE
D WIFI

B
19/38循环体至少被执行次的句子是
A for循环
B while循环
C do循环
D 任何循环

D

20/38 Verilog HDL当中信号没有定义数据类型时，为什么缺少数据类型？
A reg
B wire
C tri
D z
B

下面21/38哪个选项不能消除？hold time violation
A 插入buff
B 提高时钟频率
C 降低时钟频率
D 提高电压
BCD

以下是基于22/38的Systemverilog验证方法学
A VMM
B OVM
C UVM
D AVM
ABC
23/38以下哪种方式可以检查时序？
A 即时断言
B 并发断言
C 建立时间限制
D 保护时间约束
BCD

设计24/38芯方如果消耗密度会产生什么不良影响？
A Hot-spot
B电压下降
C不符合时间限制
D封装成本较高*

不会

25/38数字电路的验证维度是什么？
A完备性
B复用性
C高效性
D满足性能
ABCD

在验证中，以下关于代码覆盖描述的错误是
A代码覆盖率包括语句覆盖率
B代码覆盖率包括条件覆盖率
C代码覆盖包括功能
D代码覆盖率达到100%Bug已清除
BD

27/38关于systemerilog中new在以下操作描述中，错误是
A 可用于动态创建对象和对象数据
B使用它创建对象时，调用构造函数
C new操作被定义为需要返回类型的函数
D在创建对象数组时，必须指定对象的初始值
CD

28/38以下同步逻辑电路和异步逻辑描述正确()
A同步逻辑电路是时钟之间没有固定的因果关系，异步逻辑电路是时钟之间固定的因果关系
B同步逻辑是由时序电路(寄存器和各种触发器)和组合逻辑电路组成的电路，其所有操作都是在严格的时钟控制下完成的。
C不同时钟域之间不需要异步逻辑电路
D 异步逻辑可能有多个时钟信号，或者没有时钟信号。电路中逻辑的变化会导致整个电路逻辑的变化。
BD

29/38超大规模集成电路计中，为了高速设计，采取以下哪些措施
A 流水线设计
B 并行化设计
C 资源共享
D 串行化设计

AB

30/38竞争冒险现象可以怎样消除？
A 加入滤波电容
B引入同步机制
C不加选通信号
D增加冗余逻辑
ABD

31/38下列关于Setup/Hold Time说法正确的是?
A如果DFF的Hold时间不满足，通常可以通过增加数据路径延时来解决
B如果DFF的Setup时间不满足，通常可以通过增加数据路径延时来解决
C如果DFF的Hold时间不满足，通常可以通过增加时钟路径延时来解决
D如果DFF的Setup时间不满足，通常可以通过增加时钟路径延时来解决

AD

32/38下列数据类型中属于四状态类型的有哪些
A int
B logic
C bit
D time

BD(time 64位无符号整数）real双精度浮点

33/38低功耗电路实现的方法有
A 降低工作电压
B增加负载电容
C降低电路面积
D尽可能提高电路性能
AC

34/38请找出以下总线中的串行总线
A AXI
B SDIO
C UART
D IIC
BCD

35/38下列哪些方式可以减少亚稳态问题的影响
A 提升系统时钟频率
B 用反应更快的FF
C 架构上增加data toggle rate
D 改善时钟质量

BD

36/38请判断如下说法是否正确，并针对错误描述具体原因?

1.可以通过两级触发器防止亚稳态传播，也可以用来同步多bit信号；
同步多bit的前提是多bit信号是顺序变化且闭合的格雷码

2.时钟域A的多bit信号一定要经过同步才能被时钟域B采用；
A多bit信号稳定时不需要同步，直接采
3.如果DFF的hold时间不满足，可以通过降低时钟频率来解决；
hold和时钟频率无关

4.假定没有毛刺产生，异步复位信号可以不管时钟，只要复位信号满足条件，就能完成复位动作；
对

37/38在一个CPU系统中，有2个Mster通过个2x1的AXI总线访问一个Slave，简述如何构造验证场景来进行验证，并保证验证的完备性

38/38

1.请列出SRAM与DRAM的不同之处?
SRAM：读写速度快，生产成本高，多用于容量较小的高速缓冲存储器。触发器存储；
DRAM：读写速度较慢，集成度高，生产成本低，多用于容量较大的主存储器。电容存储，需要刷新；
2.请列出一般系统中的Memory hierarchy.并解释系统中为何需要将存储器分层
现代计算机系统的存储系统是分层的，主要有六个层次：

（1）CPU寄存器

（2）On-chip L1 Cache （一般由static RAM组成，size较小，例如16KB）

（3）Off-chip L2 Cache （一般由static RAM组成，size相对大些，例如2MB）

（4）Main memory（一般是由Dynamic RAM组成，几百MB到几个GB）

（5）本地磁盘（磁介质，几百GB到若干TB）

（6）Remote disk（网络存储、分布式文件系统）

而决定这个分层结构的因素主要是：容量（capacity），价格（cost）和访问速度（access time）。位于金字塔顶端的CPU寄存器访问速度最快（一个clock就可以完成访问）、容量最小。金字塔底部的存储介质访问速度最慢，但是容量可以非常的大。（抄的）
由于计算机的主存储器不能同时满足存取速度快、存储容量大和成本低的要求，在计算机中必须有速度由慢到快、容量由大到小的多级层次存储器，以最优的控制调度算法和合理的成本，构成具有性能可接受的存储系统。