静态功耗与动态功耗

动态功耗来源：
(1)门翻转时，负载电容充放电称为翻转功耗
（2）pmos和nmos当管道串并联结构导通时，有短路电流，称为短路功耗。

以下公式可以表示翻转功耗：
P_switch= αCV_DD²f
α 它被称为活动因素，是电路节点从0跳转到1的概率。时钟的活动因素是1，因为它在每个周期都在上升和下降。大多数数据的活动因素是0.5.每个周期只跳一次。
C称为负载电容。
可降低翻转功耗的方法如下：
(1)使用门控时钟
如果一个电路的时钟完全关闭，那么它的活动因子和动态功耗低到0。Verilog在设计寄存器时，下面的写法可以综合成带门控制的寄存器。

input reg d; always @(posedge clk or negedge resetn) begin     if(~resetn)          q<= 1'b0;     else if(enable)         q<= d; end 

（2） 减小毛刺
毛刺会增加活动因子，可能会使门的活动因子增加到1以上。

短路功耗发生在输入翻转、上同时部分导通时，发生短路功耗。如果输入信号翻转速率相对较慢，两个网络将同时导通较长时间，短路功耗相对较大。增加负载电容器可以降低短路功耗，因为当负载较大时，输出只会在输入跳变期间翻转一小部分。

短路电流一般为负载电流的10%。输入边缘快速变化时，短路功耗一般只占翻转功耗的2%-10%。

静态功耗主要来源：
(1)通过截止晶体管的亚阈值泄漏电流（subthreshold leakage）
(2)流过格栅介质的泄漏电流（gate leakage）
(3)源漏扩散区p-n节泄漏电流（junction leakage）
(4)有比电路中的竞争电流

亚阈值泄漏电流是晶体管截止时流过的电流。nm在节点之前，泄漏功耗主要考虑在休眠模式下，因为与动态功耗相比可以忽略不计。然而，在低阈值电压和薄格栅氧的纳米过程中，泄漏电流占总工作功耗的三分之一。

亚阈值泄漏电流与多种因素有关。增加源极电压或使用负体电压可以减少泄漏。泄漏电流也与温度有关。限制芯片温度对控制泄漏至关重要。此外，两个或两个以上串联晶体管的泄漏电流应堆叠（stack effect）大大降低。比如两个输入和非门，两个NMOS堆在一起。

当电压增加到网格上（如门导通时）时，网格极的泄漏电流发生载流子，然后通过薄网格介质。泄漏电流与介质厚度密切相关。在此过程中，网格泄漏电流通过选择合适厚度的介质限制在可接受的水平上。泄漏电流也取决于网格极的电压。通过堆叠晶体管，并将截止晶体管靠近电源/地线，可以减少网格泄漏电流。

结泄漏电流发生在与衬底不同的电位下的源或泄漏扩散区。结泄漏电流通常比其他泄漏电流小。

静态CMOS电路没有任何竞争电流，但其他某些电路甚至在静态时本身就会吸取电流。电流模式逻辑和许多模拟电路也会吸取静态电流。这样的电路应该在休眠模式时通过禁止上拉或电流源工作来关断他们。

(1)电源门控制
关闭休眠模块的电源是降低静态电流最简单的方法。该技术称为电源门控制。
（2） 各种阈值电压和栅氧厚度
多种阈值电压的选择应用可以使其低Vt晶体管保持性能，使其具有较高的性能Vt其它晶体管路径减少泄漏。
纳米工艺的逻辑管大多采用薄栅氧，IO晶体管采用较厚的栅氧，使其能承受较大的电压。
(3)可变阈值电压
阈值电压可以通过身体效应调节。在休眠模式下使用反向偏置来减少泄漏。在工作模式下使用正向偏置来提高性能。
(4)输入向量控制
从前面可以看出，堆叠效应和输入排序会导致亚阈值泄漏和格栅泄漏的变化。因此，逻辑模块的泄漏与门的输入有关。输入向量控制是在模块放置在休眠模式下，使用一组输入模式来减少模块的泄漏。这些输入向量可以通过存储器上的位置/复位输入端或扫描链添加。