FPGA 功耗
时间：2022-09-01 22:30:00
FPGA 功耗的组成
FPGA在正常工作中，总功耗由静态功耗、动态功耗和装置消耗IO功耗构成。
- 静态功耗也叫待机功耗(standby power)，芯片处于上电状态，但内部电路不工作(即内部电路不翻转)时消耗的功耗；
- 动态功耗指内部电路翻转所消耗的功耗；
- IO功耗是IO翻转时，充放电外部负载电容所消耗的功耗。
如下式：
总功耗=静态功耗 动态功耗 IO功耗
静态功耗主要是晶体管的漏电流引起 ,由源极到漏极的漏电流和栅极到衬底的漏电流组成 ;
动态功耗主要由电容充放电引起 ,其主要影响参数是电压 、节点电容和工作频率 ,可用式(1)表示。
静态功耗
芯片的静态功耗是芯片在待机状态下消耗的功耗，主要由芯片内电流产生。高速40nm器件中(如stratic IV)，芯片泄漏电流相对较大，因此静态功耗成为主要电源功耗，也称为泄漏功耗(leakage power)。
当芯片上电时，漏电流 ,无论是处于工作状态还是静止状态 ,一直存在的电流 ,三个极来自晶体管 , 如图 1 所示 。它分为两部分 ,部分泄漏电流来自源极极泄漏电流 IS-D , 另一部分来自从栅极到衬底的泄漏电流 IG 。泄漏电流与晶体管的沟长和栅氧化物的厚度成反比。
泄漏电流是泄漏的主要原因 。MOS 关闭管道时 ,沟通阻抗很大 ,但只要芯片供电，就必然会有从源极到漏极的泄漏电流 。随着半导体技术的进步 ,晶体管尺寸不断减小 ,沟长也逐渐减少 , 减少沟道阻抗 ,因此，泄漏电流越来越大 ,此外，随着温度的升高，源极极极泄漏电流呈指数增长 。
静态功耗有一个显著的特点，即它与设备结温(junction temperature，TJ)变化很大。TJ功耗越大；TJ如下图所示，功耗越小。控制芯片的结温可以有效控制芯片的静态功耗。
?与之前的设备工艺(如0)相比.13um)，40nm由于内核电压降低，芯片工作时消耗的动态功耗也相应降低。
功耗增加是40nm高速芯片的结果。如果芯片设计师降低了设备的性能规格，其功耗也会显著降低。ALTERA 65nm低成本设备CYCLONE III 这是一个很好的例子。
(3)动态功耗
动态功耗主要由电容充放电引起 ,它与 3 个参数有关 :节点电容 、工作频率和内核电压 ,它们与功耗成正比例关系。如式(1)所示,节点电容越大 ,工作频率越高 ,核电压越大 ,它的动态功耗越高 。而在 FPGA 中动态功耗主要体现为存储器 、内部逻辑 、时钟 、I/ O 功耗消耗。在一般设计中 ,动态功耗占据了整个系统的功耗 90%以上 ,因此，降低动态功耗是降低整个系统功耗的关键因素。
(4)降低功耗的好处
①低功耗设备可以实现低成本的供电系统 。另外 ,更简单的电源系统意味着元件和更小PCB 面积 ,它还可以降低成本 。
??②功耗较低结温更小 ,因此，可以防止热失控 ,可少用或无散热器 ,如散热风扇 、散热片等 。
??③降低功耗可以降低结温 ,降低结温可以提高系统的可靠性 。另外 ,小风扇或不使用风扇可以减少EMI。
??④延长设备的使用寿命 。 每降低10个装置的工作温度 ℃,延长使用寿命 1 倍。所以对 FPGA 而言 ,降低功耗的根本原因是直接提高整个系统的性能和质量 ,体积减小 ,降低了成本 ,对促进产品有很大的作用 。
如何降低 FPGA功耗
FPGA 主要功耗由静态功耗和动态功耗组成 ,降低 FPGA 功耗是降低静态功耗和动态功耗 。
静态功耗除与工艺有关外 , 与温度也有很大的关系 。一方面，半导体公司需要采用先进的低功耗工艺设计芯片,减少泄漏电流（即选择低功耗设备）；另一方面，它可以通过降低温度 、结构化设计降低静态功耗 。
FPGA 动态功耗主要体现在存储器上 、内部逻辑 、时钟 、I/O 消耗的功耗 。
①选择适当的 I/O 标准可以节省功耗 。I/O 功耗主要来自设备输出引脚连接的外部负载电容 、阻抗模式输出驱动电路和外部匹配网络的充放电流 。驱动强度较低或电压标准较低 。
当系统速度要求高功率时 I/O 标准时 ,可以设置缺失状态来降低功耗 。有的 I/O标准需要上拉电阻才能正常工作 ,因此如果该 I/O缺失状态是高电平而不是低电平 ,通过终结电阻的直流功耗可以节省 。
②当总线上的数据与寄存器相关时 ,通常使用片选或时钟使能逻辑来控制寄存器的使能 ,尽快数据使能逻辑 ,为了防止数据总线和时钟使寄存器组合逻辑之间不必要的转换 。另一种选择是在电路板上 ,而不是芯片 ,这种数据使能 , 尽量减少处理器时钟周期 。也就是使用 CPLD 从处理器卸载简单任务 , 这样它就可以在待机模式留更长时间 。
③设计中所有吸收功耗的信号 ,时钟是罪魁祸首 。尽管时钟可能在运行 100 M Hz ,但从这个时钟发出的信号通常在主时钟频率运行 较小的重量(通常是12 %～ 15%)。此外 , 时钟的扇出一般都比较高 。这两个因素显示 ,降低功耗 ,时钟要认真研究 。首先 , 如果设计的某一部分可以处于非活动状态 ,禁止时钟树翻转 ,而不是使用时钟 。时钟可以防止寄存器不必要的翻转 ,但是时钟树仍然会翻转 ,功耗 ,隔离时钟使用最少数量的信号区 。不使用时钟树信号区不会翻转 ,从而减少时钟网络的负载 。合理的布局可以在不影响实际设计的情况下实现这一目标 。
④根据预测的下一状态条件列举状态机 ,并选择常态之间转换位较少的状态值 ,这样，状态机网络的转换量(频率)就可以尽可能减少。确定正常转换，选择合适的状态值 ,这是一种简单的降低功耗、对设计影响小的方法 。编码形式越简单(如 1 位有效编码或格雷码)，解码逻辑越少。
⑤计算覆盖整个产品生命周期或预期电池工作时间的所有功耗 ,要考虑上电 、待机 、空闲 、动态和断电等多种状态 ,在最坏情况下计算静态功耗 。在所有降低功耗的措施中 ,选择合适的低功耗设备起决定性作用 ,效果立竿见影 ,而且不需要花很多时间 、精力和成本采取额外措施 。所以 ,选择低功耗的 FPGA 有助于提高产品性能 , 降低产品成本 ,提高产品的可靠性 。
(6)如何估计 FPGA功耗
ALTERA为了使用户能够准确地评估芯片的实际功耗，提供了一种功耗计算方法。
功耗计算器：用户需要估计FPGA各种资源的使用，包括LE，RAM，PLL，DPS块和IO口等，以及他们工作的时钟频率。同时，用户还需要估计各种资源在工作过程中的周转率，这对芯片的动态功耗有很大的影响。静态功耗值也在表格中给出。在40nm的Stratix IV在设备中，由于静态功耗受结温影响较大，用户还需要输入环境温度、表面风速、散热器类型等参数来估计芯片的实际待机功耗。如果用户的设计已经完成，用户可以quartusii输出一个功耗估计文件，并将其输入估计表，自动输入精确的设备资源使用。
基于仿真功耗估计(powergauge)：quartus ii它提供了功耗估计工具。使用前，用户必须先编译设计，然后根据设计的实际情况给设计增加一些激励quartusii时序模拟这个设计。Powergauge芯片实际工作时的功耗可以在仿真过程中估算出来，该方法通常用于在设计后期准确估计芯片功耗。与计算表相比，它准确但耗时。
