2 层 PCB 上 USB 2.0 的布线要求

撒迦利亚彼得森

在之前的博客中，我讨论了 2 层 PCB 为了支持数字信号布线和布局，准备布线规则。特别是，我们正在研究中 2 层 PCB 上支持 I2C 或 SPI 数字接口所需的一些基本堆叠和布线规则。使用这些接口时，一些简单的指南可以帮助确保电路板中的信号完整性，降低信号完整性 EMI。

像 USB 这样的阻抗控制接口呢？需要阻抗控制，知道什么时候可能违反它 2 层 PCB 上路由 USB 等等。本文将展示如何路由 USB 等高速协议。具体来说，我们将研究布线板所需的重要设计规则，特别是我们可以接受的传输 USB 数据的走线的长度限制。如果您还没有阅读本系列的最后一篇文章，请看一看理解 USB 限制路由要求所需的一些概念基础。

入门：USB 2.0 高速路由要求

关于上一篇 2 层 PCB 在布线文章中，我们研究了一个程序，以确定您可以在没有应用阻抗匹配的情况下使用的最长线路长度。我们发现，长度限制取决于输入阻抗偏差水平，您可以容忍沿传输线的长度。特别是，这取决于您是否传输信号距离 10% 到 25% 将其视为限制线路长度的重要因素。

对于这个演示，我想看看这个板 USB 2.0 在高速标准下，我专注于这个标准是有特定原因的。USB 2.0(高速)仍在某些系统中使用，因为它提供了与旧设备的连接和快速的数据传输速率，而且它仍在流行的平台上使用，例如 B 型插头的 Arduino。

为了解释两种可能的设计，我比较了两种 USB 2.0 数据速率和上升时间规格(全速和高速):

最小驱动器上升/下降时间

- 500 ps（高速）

- 4 - 20 ns（全速）

对偏移的最大差异

- 100 ps（高速）

- 1 到 5 ns（全速）

阻抗目标

- 90 欧姆差分

我将在示的过程是针对高速上升时间和偏差。 USB 2.0 信号执行，但您可以应用相同的过程 USB 3.0 或其它高速接口。请记住：2 层板上的路由不适合每个接口。例如，我不知道有人会推荐它 2 层板上布线 DDR4.由于这些快速信号的长度限制和辐射噪声很小。

临界长度

首先，我们想知道这是典型的 2 层 PCB 上路由 USB 信号的临界长度。对于 Dk = 4.8 的FR4 我们将有大约的材料芯 150 ps/英寸或大约 6 英寸/ns 传播延迟。依靠我们的高速规格 500 ps 上升时间在上升时间内提供 3 英寸信号传输距离。如果我们非常保守，使用临界长度 10% 限制，那么临界长度就是 0.3 英寸！

这里需要布线的拓扑只是串行线，差别对。所以你有三个要素:

• 驱动程序组件，或者你有 USB 接口处理器
• 端接电阻器(请参考以下部分)
• 用于固定 USB 电缆连接器

你可能想知道它是如何形象的 Arduino 这个平台完成了吗？看看你可以在亚马逊上买到的东西 Arduino Mega 的下图。USB控制器靠近连接器放置，绝对在1英寸以内。

Arduino Mega 示例板。请注意 USB 接近控制器芯片 B 型连接器。

您会在其他 Arduino 在板上找到类似的布局和布线。为了避免输入阻抗与连接器、电缆和接收器不匹配，我们希望遵循上述建议的建议 2 层 PCB 保持布线短。但是，我们不需要过于保守地应用它 10% 的限制。相反，如果我们采用它 25% 我们将获得限制 0.75 英寸布线距离更舒适，这在 2 层 PCB 更容易管理。

请注意，这是针对高速规格的。在全速规格下，我们有一个更宽松的 2.4 英寸临界长度(10%) 限制）或 6 英寸临界长度(25%) 限制)，上升时间为 4 ns。

终端电阻

接下来，我们需要考虑驱动器输出是如何终止的。由于我们在这里专门讨论 USB，请注意 USB 2.0 规范要求连接器附近的 D+ 和 D- 线上的一些终端电阻器以匹配阻抗。这些可能被集成到芯片上的 USB 收发器中，或者它们可能需要作为外部组件。典型值为 15 欧姆、22 欧姆或 45 欧姆，但也可以使用其他值；确保检查您的组件的数据表以查看需要什么端接。例如，TUSB2077APTR USB 集线器控制器使用 27 欧姆终端电阻。请务必查看数据表以检查您是否需要这些外部电阻器。

差分歪斜

借助高速标准中 100 ps 的偏移限制，我们现在可以计算差分对两侧（D+ 和 D- 信号）之间允许的长度不匹配。采用表层布线的大约 6 ns/英寸传播延迟估计值，并乘以偏斜限制，我们得到 0.6 英寸的走线长度差异。这是非常大的！我们有很大的自由来允许一些走线长度匹配。但是，这里有一点很重要：这包括互连的整个长度（您的板 + 电缆 + 接收板）。因此，为了安全起见，通过将线对布线在一起，尽可能地限制偏移并在板上执行长度匹配。这很容易，因为 USB 控制器芯片通常会将 D+ 和 D- 信号放在芯片的同一边缘。

您的布线方式：耦合差分对或共面差分微带

正如我在上一篇博客中指出的那样，您不能使用与高速 USB 2.0 中的特性阻抗相对应的走线宽度仍然满足阻抗规范。请记住，对于 Dk - 4.8，具有两层的标准厚度 PCB 上的走线宽度约为 110 密耳。我们怎么可能达到 USB 2.0 高速的差分对阻抗规格与该走线宽度？

实际上，由于差分对中的走线相互耦合的方式，我们不需要使用该走线宽度。如果您使用带有厚 2 层板的叠层计算器来计算微带的差分阻抗，您会发现所需的实际走线宽度要小得多，并且是间距的函数。对于我们在 2 层 PCB 上的示例微带线，Altium Designer 中的层堆栈管理器告诉我们，走线宽度约为 16 mil，间距为 5 mil。

差分微带阻抗导致 Altium Designer 的层堆栈管理器。

您可以对这些差分微带线使用更细的走线，但您需要使用更小的间距。在这个设计中，我们接近蚀刻的迹线到迹线间隙的极限，因此保持迹线之间的 5 mil 间隙是可以的，因为我们正在使用这些迹线宽度达到单端规范和差分规范。我们如何知道我们正在达到规范的单端部分？这是因为：上面给出的走线宽度是针对单条走线的奇模阻抗，而不是特性阻抗！这就是为什么您需要坚持使用这个特定的走线宽度值，而不是单独使用单个微带的特征阻抗值。

还有一个我们没有讨论的替代方案：使用共面微带差分对。通过在表面层的微带上运行接地灌注，并通过在底层信号下方放置接地灌注，您可以获得 90 欧姆的差分阻抗，走线宽为 9.5 mil，走线间隙为 5 mil，到地间距为 5 mil . 我们可以从下面的值中看到，使用这些值我们可以很好地达到 USB 2.0 规范中所需的 90 欧姆阻抗。

共面差分阻抗导致 Altium Designer 的层堆栈管理器。

有了这种安排，我们就不必担心 2 层板中的关键长度问题和走线宽度问题。但是，您需要注意，必须在整个路线长度内保持此宽度和间距。USB 布线将走线视为恰好承载差分信号的单独单端走线，因此您可以将它们分开布线。

PCB 布局内部

路由拓扑非常简单：从 USB 芯片路由到终端/上拉/下拉电阻，然后到连接器，所有这些都作为差分对。下图显示了带有上拉和下拉电阻的高级布线拓扑。USB 2.0 标准下还需要一些电容器，如下所示。

用于全速和高速 USB 2.0 路由的路由拓扑。

布线相当简单：遵循系统每个部分之间的标准差分对布线实践，您不会遇到信号注册或阻抗匹配问题。保持短路径与来自差分对线路的直接连接，以便为下拉和上拉电阻连接到 GND/VCC。确保在数据表中检查您的设备的应用电路，因为 D+/D- 线可能在设备上有额外的外部电容器；你会在我上面提到的 TUSB2077A 设备上看到这一点。

我们将在即将发布的博客中展示 PCB 布局中的一个真实示例。现在，自己尝试一下，看看你是否可以让设计走线。

概括

在这篇博客和我们之前的博客文章中，我们研究了在 2 层 PCB 上设置和布线高速接口（如 USB）时要遵循的一些重要布线规则。以下是我们的最终路由指南：

• 在没有阻抗控制的情况下保持走线长度小于 0.75 英寸
• 保持差分对长度失配在 0.6 英寸以内
• 如果由于电路板尺寸或长度要求而无法实现 #1，请使用差分微带或共面差分微带（均具有受控阻抗）来达到 90 欧姆差分阻抗规格

此处显示的布线指南并不总能保证 EMC，还有设计的其他方面需要考虑，这些方面有时在 2 层 PCB 中做得不好。但是，如果您使用的是全速规范，这些指南肯定会对 EMI 有所帮助。我个人的偏好是将 4 层 PCB 用于串行数字总线和高速协议，尤其是在电路板较大或即将量产的情况下。

如果您使用的是 USB 3.0，那么由于边缘速率快，您对长度匹配有严格的要求，您应该将接口放置在靠近连接器的位置，就像我们对上面列出的全速规格所做的那样。

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