DDR 6 内存已经投入研发

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直接来源 | 半导体行业观察

我目前在电脑上使用的内存仍然是DDR4.上个月才配了电脑，用了DDR5，但我感觉DDR对我来说，有点性能过剩。

目前 DDR5 内存不是公众的主流，但三星已经处于下一代 DDR6 在内存的早期开发过程中。

在韩国水原举行的研讨会上，三星测试和系统包装 (TSP) 副总裁透露，随着未来内存性能的扩大，包装技术需要不断发展。该公司证实，他们已经投资于下一代 DDR6 在内存的早期开发阶段，将使用内存 MSAP 技术。

据三星称，MSAP 已被其竞争对手所接受（SK 用于海力士和美光 DDR5。那么 MSAP 有哪些新功能？嗯，MSAP 允许改进半加法工艺 DRAM 制造商创建具有更精细电路的内存模块。这是通过在以前未触及的空白空间中涂覆电路图案来实现的，从而实现更好的连接和更快的传输速度。下一代 DDR6 不仅会使用内存 MSAP 为了增强电路连接，还可以适应合并 DDR6 内存中的层数增加。

相关媒体报道指出，之前的媒体报道指出，tenting该方法仅涂覆圆形铜板将形成电路图案的区域，并蚀刻其他区域。

但在 MSAP 在中间，除电路外的区域被涂层，而空白区域被电镀，以实现更精细的电路。三星副总裁表示，随着存储芯片容量和数据处理速度的增加，包装设计必须适应这一点。Ko据说，随着层数的增加和工艺的复杂性，内存包装市场有望成倍增长。

在扇出方面，另一 I/O 端子放置在芯片外，使芯片置在芯片外部，使芯片更小，同时保持球的布局。三星还采用了风扇晶圆级封装 (FO-WLP) 和风扇面板级封装 (FO-PLP)。

三星预计其 DDR6 设计将在 2024 年完成，但预计 2025 年后不会商用。规格方面，DDR6 内存将是现有的 DDR5 内存的两倍，传输速度高达 12,800 Mbps（JEDEC ) 超过超频速度 17,000 Mbps 范围。三星目前最快 DDR5 DIMM具有高达 7,200 Mbps 因此，传输速度在 JEDEC 上提高了 1.7 在下一代内存芯片的超频速度下，倍增加了 2.36 倍。至于每个模块的内存通道数量，DDR6 也会加倍，四个 16 位通道由 64 内存连接。

至于标准，三星表示，DDR6 标准的开发已经开始，并将得到 JEDEC 的协助，JEDEC 是一个由 300 由多名成员组成的半导体工程组织，包括世界上最大的计算机公司。

尽管如此，内存制造商还是强调，未来将高达 DDR5-12600 所以，速度 DDR5 绝对有消费平台的潜力。 AMD 的 Zen 4 和英特尔的 Raptor Lake CPU 预计今年晚些时候推出平台 DDR5 内存模块会更快更优化。

Samsung 还透露了一些关于GDDR6 该公司可能正在开发标准的后续信息GDDR6 提供高达24个标准 Gbps 比现在快GDDR6 标准提供的18 Gbps 更快，GDDR6 将使用Samsung 1z nm 制程制造。

根据之前的报道GDDR7 标准也在Samsung 在路线图上，GDDR7 主要将记忆体频宽增加到32 Gbps，并添加即时错误保护功能，但是Samsung 未提供近一步的技术数据和路线图时间。另外，Samsung 将会在2022 第二季开始大规模生产HBM3 (High-Bandwidth-Memory Gen3) 记忆体。

虽然上述记忆技术实际应用于产品和公开销售仍需要一段时间，但《纽约时报》将继续前进，技术也是如此。我希望技术的发展也能考虑到平价，首先强调不伤害钱包，然后追求速度。

关于DDR 6.我们可能面临的挑战

DDR 可以说，电子行业进入了高速数字化时期。当然，ECL 但逻辑组件起着作用 DDR 存储器一直是一个典型的例子，表明随着时间的推移，数据速率稳步提高。DDR5 应用仍在推进，但行业一直在展望 DDR6 RAM。这让我想起了应用研究人员在电信中扮演的基本角色 5G 在部署完成之前，工程师已经在工作了 6G 进行开发。

在 DDR3 在此之前，设计师需要考虑设计，以适应总线上的建立和维护时间以及控制阻抗。直到 DDR3 由于抖动开始成为信号解释中的主要问题，因此色散补偿并不是高端数据速率的问题。在低电平信号中看到的相对较小的抖动足以关闭 DDR3 信号眼图。因此，更新 JEDEC 标准以提供 DDR4 眼图设计容差。

DDR5 采用了高端 DDR4 通过使总线更快而不是更宽，数据速率再次翻倍。您仍在处理并行单端网络的布局 DDR4 布线挑战，但这些通道要短得多。总线也会运行得足够快，以至于误码主要是由接收器的反射损耗、任何层的转换和色散引起的。短通道有效地减少了总插入损耗，但回波损耗是色散的 需要通过极高带宽准确互连阻抗设计进行补偿。

对于 DDR5.数据传输发生在具有双向通信的单端网络上。在读读和写入之间切换全速时钟。一切都必须快速切换，这需要无可挑剔 PDN 设计尽可能抑制抖动。典型的电路板 PDN 阻抗只能变得如此之低， DDR5 中低信号电平(最大) 1.1 V）对数字信号施加非常严格的纹波/抖动限制。这些以反射为主的通道问题和叠加在低电平信号上的低纹波要求现在迫使控制器在 DDR5 均衡用于补偿信号失真和符号间干扰 (ISI)。请注意，这种平衡已经用于高速差分串行标准(例如，SerDes 通道中的 LVDS）。

DDR5 还有许多其他的设计挑战需要考虑，但上述挑战可以说是最大的挑战。

那么DDR6内存呢？

和前几代产品一样，DDR6 RAM 旨在将 DDR5 最大数据速率翻了一倍。假如你在做 DDR6 RAM 创新模块仍有许多未解决的问题。人们普遍认为总线不会更宽， DDR5 速度足以撞上所谓的内存墙。这使得调制(例如 PAM 或 QAM）例如，提高数据速率超过完全模拟通道 100G 以太网)最终可用选项。

进入模拟高速通道会破坏我们 DDR 你可能会看到的理解 PAM 或 QAM 结合一些嵌入控制器的专有平衡方案。虽然主要挑战是 IC 但是当我们检查设计师时 DDR6 RAM 电路板设计师在通道中使用高带宽信号时，仍有许多问题需要解决。

DDR6 RAM 芯片级主要发生挑战，但 DDR5 同一板级挑战也适用于 DDR6 RAM。我上面提到的 DDR5 电源完整性挑战不会存在 DDR6 RAM 中消失。一旦对 DDR6 调制信号，DDR6 电源完整性的挑战是平坦 PDN 阻抗扩展到更高的信号带宽。将平坦的 PDN 阻抗扩展到更高的频率是为了使阻抗扩展到更高的频率 Tx 侧面的抖动保持在较低水平，从而使 Rx 侧的 ISI 通过平衡分析信号，保持足够低的信号。DDR5 板载电源管理模块 IC 也许还会出现 DDR6 RAM 帮助调整整个模块的电源。

嵌入式系统设计师可能落后于 DDR5/6 用户。与使用模块（PC 由于连接器的损耗被消除并转移到球/模具水平，它们将比服务器系统更容易。然而，更小的空间是嵌入式设计师的双刃剑。这些系统更小，所以他们想要内存 IC 安装在靠近系统控制器的板上。然而，由于空间较小，电路板之间的辐射更难处理 EMI。

嵌入式和 PC服务器都很有用。在这里，我们正在讨论两种可能的屏蔽类型：

高带宽隔离结构。这些结构可以调整以提供高频率的高隔离度。它们占据表面空间，但它们比调整到更高频率时更小。这是嵌入式系统的选项之一 RAM IC 把控制器放在同一块板上。

不同层次的创意路由。内部平面可用于防止主板上的不同 DDR 总线之间的串扰。一旦你突破了模块的连接器，模块可能与其他电路足够远，串扰不再是问题。

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