数字硬件建模综述

演变逻辑设计

1958年，德克萨斯仪器公司（Texas Instrument）杰克，年轻的电气工程师·基尔比（Jack Kilby）发明了如何将电路元件、晶体管、电阻器和电容器放在一小块锗上。但在1958年之前，许多革命性的想法已经被发表和概念化。

戈特弗里德·莱布尼茨（Gottfried Leibniz）他是德国著名的数学家和哲学家，的数学家和哲学家重新定义了二进制数系统。著名数学家乔治在成功重新定义数字系统后·布尔（George Boole）布尔代数于1854年发明，数字逻辑设计革命开始。

从1946年到1947年，肖克利、巴丁和布拉顿在贝尔实验室发明了晶体管原型，彻底改变了半导体在开关理论和芯片设计中的应用。莫里斯是1954年第一个工作晶体管的设计·坦恩鲍姆对德克萨斯仪器公司的最大贡献。

1963年CMOS逻辑的发明使逻辑单元的集成非常容易，Intel联合创始人戈登·摩尔（Gordon Moore）预同硅面积的逻辑单元密度每18-24个月翻一番，这就是我们所说的摩尔定律。

摩尔的预测是正确的，工程师可以基于复杂性VLSI的ASIC获得芯片设计经验。在过去的十年里，芯片面积已经缩小到足够的水平。设计公司铸造厂的技术节点为14纳米，芯片有数十亿个小型硅芯片尺寸单元。随着设计和制造技术的发展，大多数设计使用高速集成电路硬件描述语言（VHSICHDL）或Verilog实现的。我们的重点是将军Verilog作为硬件描述语言。EDA行业的发展为逻辑设计工程师在更短的时间内完成里程碑开辟了新的有效途径。

摘要系统和逻辑设计

如图1.如1所示，大多数设计都有不同的抽象级别。设计方法可以是自上而下或自下而上。实施团队根据设计的复杂性和设计资源的可用性来确定正确的方法。大多数复杂的设计都是自上而下的，而不是自下而上的。

图1.1设计摘要

最初，通过了解功能设计规范，将设计描述为功能模型，描述设计的系统结构和微观系统结构。系统结构设计包括对内存处理器逻辑和吞吐量的估计，以及相关的粘合逻辑和功能设计要求。（Architecture）设计以功能块的形式，设计的功能以方框图的形式表示。

微系统结构是每个系统结构块的详细表示，描述了块和子块级别的细节、接口、引脚连接和分层设计细节。微系统结构文档还可以描述同步或异步设计、时钟和复位树的信息。

RTL代表寄存器传输等级。RTL以微系统结构为参考设计文件的设计Verilog RTL编码设计，以实现所需的设计功能。在这个阶段，高效的设计和编码指南起着重要的作用RTL实施阶段整体时间需求减少。RTL设计结果是门级网表。执行门级网表RTL综合后，RTL功能设计以组合逻辑单元和时序逻辑单元的形式表示。

最后，开关级设计是布局中使用的抽象开关(或PMOS、NMOS和CMOS）表示设计的形式。

集成电路设计及方法

随着VLSI(超大集成电路(Very Large Scale Integration)随着设计技术的发展，设计变得越来越复杂SOC在较短的设计周期内，设计变得可行。在用有效的设计流程，能满足客户在较短的设计周期内获得产品的需求。设计需要从标准阶段发展到最终布局。具有适当功能的使用EDA具有验证功能的功能的无缺陷设计成为可能。如图1所示.二是生成网络表的三个主要步骤。

图1.2 模拟和综合过程

RTL设计

以文档形式描述功能设计采用系统结构和微系统结构。使用Verilog的RTL设计使用微体系结构文档对设计进行编码。RTL设计器（RTL designer）在实现RTL使用适当的设计和编码标准进行设计。一个高效的RTL设计在实现周期中始终发挥着重要作用。在此期间，设计器使用有效Verilog RTL描述块级和顶级功能。

功能验证

有效完成给定设计规范Verilog RTL之后，使用行业标准仿真器验证设计功能。预合成仿真没有延迟，在此期间，重点是验证设计功能。但业内常见的做法是通过编写测试平台来验证设计功能。在设计中应用信号刺激，并监控设计的输出。在当前场景中，开发了验证过程中的自动化和新的验证方法，并在短时间内使用适当的资源来验证复杂的设计功能。验证工程师的职责是测试预期输出与实际输出之间的功能不匹配。如果在模拟过程中发现功能不匹配，则需要在进入综合步骤之前进行校正。除非设计满足所需的功能和目标覆盖率，否则功能验证是一个迭代过程。

综合

满足设计功能要求时，下一步是综合。使用综合工具RTL Verilog输入代码、设计约束和库，生成门级网表作为输出。在满足设计约束之前，综合也是一个迭代过程。主要的设计约束是面积、速度和功率。如果不符合设计约束，综合工具将是正确的RTL更多优化设计。优化后，如果观察到约束，必须修改RTL代码或调整微架构。输出合成工具生成面积、速度、功率报告和门级网络列表。

物理设计

它涉及布局规划、电源规划、布局和布线、时钟树合成、布局验证、静态时序分析和设计ASIC设计的GDSII生成。

小结

作为数字硬件建模的开篇文章，本文将陆续进行Verilog介绍及相关建模概念，不知道能坚持多久。

记忆插画师-脑中的FPGA电路