目录

11 数字电路电源分布

11.1 电源去耦

11.2 电源管脚的瞬态电流

11.2.1 瞬态负载电流

11.2.2 动态内部电流

11.2.3 傅里叶频谱瞬态电流

11.2.4 瞬态电流的总共

11.3 去耦电容

11.4 有效的去耦策略

11.4.1 多个去耦电容器

11.4.2 使用多个相同值的电容器

11.4.3 多个电容器使用两个值

11.4.4 使用多个不同值的多个电容

11.4.5 计算目标阻抗

11.4.6 嵌入容性PCB板

11.4.7 电源隔离

11.5 去耦在辐射中的作用

11.6 去耦电容的类型和数值

11.7 去耦电容放置位置和布线安装

11.8 大电容（bulk capacitor）

滤波器-toc" style="margin-left:40px;">11.9 电源入口滤波器

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1, 继续对Henry W Ott 写的书《电磁兼容工程》记录了阅读笔记。

强烈推荐英文原版，可能更容易读懂。

2.这个博客是这本书的阅读笔记。它不是书的直接翻译。它主要记录你在阅读这本书时对这本书的理解。目的是加深对EMC理解，以后可以经常看，以免忘记。

3， 因为阅读的过程是跳跃的，不会从书的第一页到最后一页，所以记录的过程不会从第一章开始。本笔记从第11章开始，以下记。

https://blog.csdn.net/dylanZheng/article/details/123511050

11 数字电路电源分布

理想的直流电源分布系统具有以下特点：

1，提供一个常量直流电压给负载。

2.负载中不会传播任何噪音。

3.电源与地之间的交流电阻为0 ohm

理想情况下，电源系统的布局与地平面相同，两者平行。然而，从实际设计开始，这一要求往往是不可能的，也不需要完全满足。由于电源噪声可以通过电源去耦、电源格栅或电源平面等其他方式控制。当需要妥协时，需要优先考虑最佳的地平面系统。

11.1 电源去耦

电源去耦是一种解除电源总线和电路功能相关性的方法。电源去耦后有两个主要优点：

它会减少一个IC另一个设备IC的影响；

2.它提供了电源和地面之间的低阻抗特性，因此IC按设计功能正常工作。

如果11-1 A所示，当逻辑门的输出电平发生变化时，会产生瞬态电流dI。 这个电流会通过地线和电源线，从而在逻辑门的电源和地之间产生一个瞬态噪声电压。同时dI通过系统的电源端，其回路路径相当大，结果会产生很大的辐射。如果要降低瞬态噪声电压，可以降低Lg和Lp，或降低电流对时间的变化率（dI/dt）来实现。Lg和Lp第十章讨论了不能消除的具体方法，但可以通过电源或地平面(格栅)来减少。

另一种方法是在逻辑门的电源端增压一个或多个电容，以提供瞬态电流， 也就是说，瞬态电流来自电容统的电源端，从而减少电感和电路面积。如果是11-1 B所示。瞬态噪声电压变成Cd以及它与逻辑门布线之间电感的结果。

因此去耦容有两个目的：

第一，它为因逻辑门的变化而引起的电路瞬态变化提过了一个电流源，保证了IC器件的正常工作。

第二它提供了一个低阻抗回路，使得IC器件正常操作过程中引起的瞬态噪声不会注入到系统的电源端，保证了电源端信号的稳定。

11.2 电源管脚的瞬态电流

当一个IC通断时，会产生2种瞬态电流，如图11-2所示。

第一，当逻辑门从低到高变化时，产生一个瞬态电流 IL对负载电容CL进行充电。

第二，另外一种电流产生于芯片的totem pole的输出结构。当输出从高到低或者从低到高，它都会产生。如上图的Id。主要原因是当电平转换时，两个FET管会同时部分导通，从而为Vcc和地之间提供了一个低阻抗通路。

11.2.1 瞬态负载电流

瞬态负载电流IL的大小由电路的负载电容CL决定。它的计算公式如下： 

IL = CL * VCC /tr.

如果一个芯片有n个信号输出，那么它的瞬态电流需要乘以n，即

IL = n*CL * VCC /tr.

其中tr是信号的上升沿时间。

一个典型的CMOS逻辑门芯片，它的输入电容（对其他电路来说就是负载电容）大约为7到12pF。

根据经验， 一个瞬态电流脉冲可以用一个三角波来近似， 如果11-3.它的峰值由上述的IL公式决定，它的脉冲宽度是上升沿的2倍。

 瞬态负载电流正常情况下只发生在电平由低到高的转变过程中， 电流源或者它的耦合电容是瞬态负载电流的来源。 

例如一个设备由5v供电，它的输出上升沿大约1ns。如果有10个CMOS负载，每一个负载大约是10pF，那么根据公式可以得到

IL=10* 10pF* 5V/1ns=500mA

11.2.2  动态内部电流

相对于瞬态负载电流， 动态内部电流很难找到一种方法来评估。许多IC器件的手册里面根本就没有提供任何有关的信息。

而有些CMOS器件手册会提供一个等效的功耗电容Cpd值， 通过它我们可以计算动态内部电流。Cpd往往是相对于一个逻辑门来讲的，所以可以和负载电流的计算方法类似得到

Id= n*Cpd*Vcc/tr.

其中n是内部逻辑门的个数， Cpd是每一个逻辑门的等效功耗电容值。VCC是电源值，tr是上升沿时间。

在另外一些IC手册上，有可能提供动态功耗电流Iccd，这个值的单位一般是A/MHz.因此内部动态电流的计算公式有另外一种形式：

Id=Iccd*fo

其中fo是时钟频率。

 动态内部电流的波形也是可以通过一个三角波来近似的。三角波的幅度由上述2个公式得到。三角波的宽度是上升沿的2倍。因为动态内部电流在信号的上升沿和下降沿都会发生，所以他会包含2倍信号时钟的各种谐波分量。

11.2.3 瞬态电流的傅里叶频谱

如图11-3的信号波形，它的第n个谐波分量的幅度由下面的公式计算得到

其中I是三角波的峰值电流，tr是上升沿时间，T是三角波的周期。

图11-4是它的频谱图。注意X轴和y轴都是经过log计算后的值。

 通过上图可以看出，高于1/ntr 的频率时，信号的幅度是按照每增一个10倍频率，幅度减少40dB 而变化的。

表格11-1列举了基于不同的tr/T的比例关系的情况下，前6个谐波分量的幅度百分数。

如果信号的周期一定也就是T一定，那么信号越陡，tr越小，从而tr/T越小，基础频率对应的幅度百分比越小。同时它在谐波分量上的幅度衰减越慢。当tr/T的比例小于0.1时，基础频率的幅度占比不到20%。

上图中的实线是1/𝜋tr对应频点所在的位置。

11.2.4 总共的瞬态电流

上面讲述了两种瞬态电流: 负载电流IL和动态内部电流Id，把她们相加即可得到芯片总共的瞬态电流。 图11-5 展示了相加后电流的波形：

因为负载电流发生的频率和信号的频率一样，而动态内部电流发生的频率是信号的2倍，所以前半个周期的信号幅度更大。

11.3 去耦电容

随着时钟越来越快，同时信号的上升沿也越来越快，对电源实施有效的去耦变的越来越困难。

如果电源信号没有很好的去耦， 会引起很大的电源噪声和过大的辐射。

一般设计工程师都会在IC器件的附件放置一个0.1uF或者是0.01uF的电容来达到去耦的目的。这种方法在50年前的设计中就被采用了。

首先需要明确的是去耦不只是简单的放置一个电容到IC附件，如图11-6 A所示。它其实是放置了一个L-C网络到IC附近来提供瞬时通断所需的电流， 如图11-6 B所示。所有的去耦电容都有一个电感与它串联。

如图11-7 所示， 串联电感主要是由以下几个部分组成：

1， 电容本身内部电感

2， PCB走线和过孔携带的电感

3， 芯片内部的电感

一个贴片封装的电容内部的电感大约1-2nH， PCB走线和过孔大约是5-20nH，它取决于具体的PCB布线。而IC内部可能会有3-15nH的电感。

上面的3个组成部分中， 只有PCB走线和过孔的电感是可以由电子工程师控制的。因此非常非常重要的是要最小化IC器件和电容之间的PCB走线上的电感。PCB走线要尽可能的短， 电容要尽可能靠近IC从而减少回路面积。 从图11-7，也可以看出，电容内部的电感是最小的，因此它不会是主要的电感问题。

从上图也可以注意到， 电路的总的电感从最低的10nH到最大的40nH之间变化。它的典型值处于15nH到30nH之间。就是这个电感影响了电源去耦的有效性。

再次强调一下，我们在电源和地之间放置的不是一个电容，而是一个L-C网络。

因为同时存在电容和电感，因此去耦电容将会在某一个频点上产生共振。在共振频点上，电感值等于电容值， 这个时候L-C网络总体阻抗最小，达到最好的去耦效果。

L-C网络共振频率：

图11-18展示了当线路电感为30nH时，网络的阻抗和频率以及电容值的关系。 下图中的Y轴是阻抗，X轴是频率，同时为了方便对比，在水平方向的顶部，也标识出了与频率对应的信号上升沿的数值，上升沿和频率的关系是tr=1/𝜋f.

 上图中波形的最低点就是共振点。此时感抗和容抗互相抵消，只剩下电路本身的串行电阻。

从上图可以看出一个常用的0.1uF的电容，它和30nH的共振点频率在3MHz，而0.01uF的电容共振点在9MHz，对于现在常见的超过100MHz的信号而言， 0.0.1uF的滤波效果肯定是不好的。当信号超过50MHz时，L-C网络的阻抗主要就是感抗站主导了。此时不管电容多少，网络阻抗主要是30nH决定的。

如果电路布线比较合理，电路中的感抗值减少一半为15nH，那么图11-18中共振点将会提升√2，即乘以1.41， 0.1uF的共振点为4MHz，0.01uF的共振点为13MHz。

图11-8也非常清晰的说明了当频率超过50MH在时，不管电容值是多少，只是单纯放置一个电容靠近IC器件并不是一个有效的去耦方式。只有当信号低于50MHz的时候，可以通过调整电容值来对某一个频率进行有效滤波去耦。

在一个电路板上通过一个0.01uF的电容对vcc和地之间进行滤波，然后测试不同频率下的电源噪声情况，如图11-9B所示。同时也测试没有0.01uF电容情况下电源噪声的情况如图11-9A所示。

在频率20到70MHz的范围内，去耦电容明显起作用，它明显降低了噪声的幅度。然后在超过70MHz时，两种情况下的噪声情况基本相同，也就是说电容对这部分频率没有起到去耦的作用。与图11-8的分析基本一致。

11.4 有效的去耦策略

 那么对于高速信号，我们的去耦策略有哪些呢：

1，降低信号的上升沿时间；

2，减少瞬态电流的大小；

3，减少和电容的串行感抗；

4，使用多个电容；

第一和第二个方法与技术的发展相对立，因此不是一个长期有效的办法。

第三个方法是非常好的，需要最大限度去达到。但是这个方法有它的局限性。因为电路的电感不可能无限小。在极限条件下，假设电路电感只有1nH（这是很难达到的情况），一个0.01uF的电容对应的共振点只是50MHz。因此通过单一电容是很难将共振点移动到超过几百兆的频率点上的。

表格11-2 列举了在5,10,15,20和30nH的条件下，不同电容对应的共振点：

从表格11-2可以得出结论：

大多数情况下，电容的共振点是不可能达到现代数字电路的时钟频率之上的（现的电路时钟超过100M的是比较常见的）。一个10nH线上电感加上1000PF的电容也只是达到共振频率为50MHz。

11.4.1 多个去耦电容

 上一节中，我们排除了前面3个策略，只剩下第四个，即使用多个电容去耦。

同样也会有几种不同的方法：

1，使用多个相同值的电容

2，使用两种值的多个电容

3，使用多个不同值的电容，例如1uF， 0.1uF，0.01uF等等。

11.4.2 使用多个相同值的电容

当多个相同的L-C网络并联时，如图11-10所示，总格网络的电容为

Ct= n*C。

其中C是单个电容值。

而同时总电感为Lt=L/n

其中L是单个网络的电感。 需要注意的是上述公式没有计算他们之间的互感，因此每一个L-C网络要保证和其他网络距离较远。

通过并联， 增大了电容，减少了电感，达到对高频信号去耦的目的。

除了考虑共振频率，有一种更好的方法来分析去耦网络的有效性。那就是考虑IC器件是一个噪声电流产生器，如图11-11， 而设计去耦网络的目的是为了降低特定频率上的阻抗从而将IC器件产生的噪声旁路过滤掉，防止它们污染电源信号。

一个去耦电路最大允许的阻抗，我们称之为目标阻抗。他的值，例如，可能是100 到200 mOhm。那么去耦电路的设计目标就是使得它在特定频率范围内小于目标阻抗。

图11-12 画出了一定数量相同去耦电路并联后的阻抗图。其中电路中的每一个电容都相同，每一种情况中总电容都是0.1uF。每一个电路串行感抗都是15nH。

随着并联数的增加，高频分量的阻抗降低非常明显，但是必须注意低频分量的阻抗却是增加的。当多个电容并联时，在单电容共振频率点上的阻抗却是变得更大了，如在4MHz左右的位置，当n=8时，其阻抗比n=1时的更大。这主要是因为总电容只有0.1uF，不足够大到可以降低该频率下的阻抗（总电容越大，低频部分的阻抗会越小）。

 

 图11-13和图11-12是非常类似的，主要区别是电路的总电容为1.0uF，而图11-12对应的是0.1uF。可以看到总电容值的增大，低频分量上的阻抗降低明显。当n=512时，从1M到1000MHz，去耦电路的阻抗都是低于0.2ohm，当n=64， 从1M到350MHz，总的阻抗都是低于0.5ohm的。

结论： 使用多个相同值的电容时，是一种非常有效的去耦方法。它在相当大的频率范围提供了比较低的阻抗。

这也是PCB设计中， 在处理器周围，或者反面，往往需要添加很多的0.1uF或者0.01uF的电容的原因。

11.4.3 使用两种值的多个电容 

因为大电容对低频信号有较好的滤波效果，而小电容对高频信号有较好的滤波效果。 所以经常推荐 使用两种不同值的电容来构建去耦电路。

如图11-14所示，当两种值的电容并联时，会产生2个共振频率低点， 这对滤波来说是比较好的。但是不同电容的并联会产生另外一个问题，即反共振问题。

 图11-14是是一个0.1uF和0.01uF的并联，他们各自的电感都是15nH。图中有两个低点，他们分别是两个电容各自和15nH一起产生的。一个在4.1MHz，另外一个在13MHz。但是如上图所示，在9MHz附近产生了一个尖峰， 这种现象即为反共振。 反共振不是我们想要的。

为了更好地理解上述现象， 如图11-15A所示， 有两个不同电容值的L-C网络并联到vcc和GNd之间。假设C1远大于C2， L1=L2。fr1是C1和L1的共振频率， fr2是C2和L2的共振频率。

当频率低于fr1时，两个网络都是呈容性的， 并行后总容抗等于两者相加，因为C2远远小于C1，所以C2可与忽略，整体网络相当于一个大电容。

当频率高于fr2时，两个网络都是呈感性的， 并行后总感抗等于两电感并联，等于L1的一半，电感减少，提高了去耦的效果。

当频率基于fr1和fr2之间时，大电容C1所在的电路呈感性，小电容C2依旧是容性，因此它们的并行后的等效图如11-15 B所示，相当于一个电容和一个电感的并联。因此它们在的阻抗在共振点会比较大，这就是为什么会在图11-14产生尖峰的原因。

尖峰的形状，幅值，以及它的位置是随具体情况变化的，它取决于两个电容的大小比值，电容的内阻，PCB具体的走线等等。如果两个电容的大小比值是2:1，那么最终的尖峰阻抗会发生在共振频率附近低点，它的幅度会减少到一个可以接受的数值。

例如对于相同的电容，因为精度的问题，有的电容会有20%的误差，甚至50%的误差，但是将它们并联在一起是不会有很大尖峰问题的。

只有两个电容值相差一个数量级以上， 才会产生很大的尖峰， 即反谐振的问题。

因此当使用两种值的多个电容时：

当信号频率低于大电容的共振点时，小电容网络基本上不起作用；

当信号频率高于小电容的共振点时，两个不同电容的并联能够改善去耦的作用；

当信号频率在两个共振点之间时，去耦电路总体效果是变差的，因为中间会有一个尖峰产生。

11.4.4 使用多个不同值的多个电容

多个不同数值的电容并联去耦在也是经常使用和推荐的方法。因为多种不同的电容会产生多个共振点，这些共振点共同作用从而降低很大频率范围内的阻抗。

但是，和上一节分析类似，当多个不同数值的电容并联后，也会产生阻抗尖峰，如图11-16实线所示。其中并联的电容值分别是0.1uF， 0.01uF， 0.001uF和100pF。它们各自的串联电感都是15nH。从图中可以观察到，有4个阻抗低点，分别对应着4个电容的共振频率点。而它们之间存在3个阻抗尖峰。 如果电源噪声的频率及其频率谐波刚好位于这三个尖峰上，那么整个去耦网络不但不能起到滤波效果，还会增大噪声。从图11-16中还能发现4个共振点的阻抗基本一致，而3个尖峰随着频率升高，它的幅度也是升高的。

同时如果4个电容都是0.1uF，它的阻抗如图11-16的虚线所示。

在低频部分，虚线的阻抗比实线的小是因为4个0.1uF的电容并联后总体电容更大。而且虚线没有阻抗尖峰，是因为并联的电容值都相同，如上节所分析的那样。在200MHz频率之后，实线和虚线基本重合，因为此时每一个L-C网络中电感起主要作用了。

那么实线代表的阻抗特性好还是虚线代表的阻抗特性好呢？

书的作者偏向选用4个相同的电容，因为它的阻抗曲线比较平缓，没有尖峰。

11.4.5 目标阻抗的计算

去耦电路的阻抗必须在一定的频率范围之内小于特定的值， 它才能有效去耦。如果阻抗达到这个目标，那么它的共振频率点在哪儿是无所谓的。

如果目标阻抗是200mohm，那么64个相同值的电容并联，如图11-12所示的那样，在频率8M到130MHz的范围之内都符合要求。

然而，在整个频率范围之内，想要让目标阻抗维持在一个常数，即对所有的频点要求阻抗都一样是过于严格和没有必要的。从图11-14，我们知道三角波的谐波分量从频点1/𝜋tr开始是按照40dB/decade的方式减少的，相应的，它们对应的阻抗也可以按照一定的梯度上升，而结果并不会提高噪声电压的幅度，如图11-17所示。如果上升的梯度是20dB/decade, 那么噪声电压依然还会按照20dB/decade的方式下降。这种方式可以大大简化去耦电路的设计以及去耦电容的数量。

按照这种方式， 可以简单计算出需要的电容数量来达到高频去耦的效果：

其中，L是每一个电容的内部电感， Zt是低频时的目标阻抗，tr是信号的上升沿。

为了求得上式的n，需要知道Zt。

对于一个IC器件电源和地之间的噪声来讲，它总的感抗包括去耦电容的内部电感，PCB走线以及IC内部的感抗等等。但是在PCB设计的时候，很难得到IC内部的电感值。同时因为我们测试的噪声也是基于IC芯片管脚上的噪声，而不是它内部的噪声。因此去耦的目的是让IC器件电源管脚对地的噪声最小化，也就不考虑芯片内部的感抗，只是考虑PCB走线的电感以及电容内部的电感。一个贴片电容内部的电感大约1.5nH或者更小，而PCB走线大约是10nH/inch，一个62mil厚的PCB过孔的电感差不多是0.8nH。

低频信号的目标阻抗常常可以通过最大允许电压变化值和瞬态电流值来得到，它们的计算公式：

其中dv是允许的电压变化最大值，dI是瞬态电流值的幅度。K是一个校正因子。

从表格11-1可以看出当信号频率低于1/𝜋tr时，瞬态电流的比值没有超过50%的，因此低频分量的阻抗值可以增加2倍，即k=2.这个时候依然可以保证因为瞬态电流引起的电源噪声依然低于最大允许值。

例如如果有一个比较大的IC器件，它的输出IO上升沿是2nS。需要5V供电，电压最大变化允许5%。假设最大的总共瞬态电流是2.5A，那么从11-8公式可以计算出目标阻抗是

Zt=2*5*5%/2.5A=200 mohm. 那么它的目标阻抗如图11-17实线所示。

再假设每一个电容对应的串行电感是10nH，根据公式11-7可以计算出

n= 50

如果在最低频率2M时也要达到200m ohm的阻抗，那么需要总的电容值是

C=1/(2𝜋 f Xc）= 400 nF

那么每一个电容至少是8nF。

总电容值还需要满足瞬态电流的要求，见后续章节公式11-12。如果使用64个0.01uF的电容，那么它的阻抗如果11-17的虚线所示，它从1.3MHz开始是满足目标阻抗要求的，如图中实线所示。

11.4.6 嵌入容性PCB板

想象一下，当我们使用超级多的电容均匀放置在PCB上，那么系统的去耦效果会很好，当放置的电容数量达到极限，那么整个PCB就变成了容性PCB。

一般来说，我们设计的PCB中电源层和地层之间也是存在电容的，那么上面的想法是否可以通过电源层和地层的容性来实现呢？

为了对50MHz以上的信号进行有效的去耦，电源和地层之间的容性要达到1000pF每平法英寸。而标准的叠层结构，例如层间距离为5mil或者10mil的PCB板只能达到上面数值的1/5或者1/10.因此为了充分利用PCB板之间的分布电容，需要一种新的PCB结构来增大层间的容性：

1， 减少层间距离

2，增加PCB层间的材料的介电常数

11.4.6.1有效容性去耦的面积

实际上有效去耦的面积并不是整个PCB，它是有一定范围的。 这是因为电磁信号传播速度是有限的，它是以IC器件为中心，r为半径的一个圆。如图11-18所示

 而电磁信号在PCB材料中的传播速度是

其中C是光速，Er是介电常数。

因此有效半径等于

 r的单位是英寸。t的单位是ns.

电源地层之间有效的容性值计算如下：

其中Ae是有效容性面积，S是两层之间的具体，将11-10带入公式11-11，则

C= 144𝜋 t*t /S

减少板层之间的距离能够提高容性值，但是容性值和介电常数无关，也就是和材料无关。

因此为了增大板层之间的容性，只剩下一个方法，即减少他们之间的距离。

11.4.6.2 嵌入容性PCB板的实现

Zycon等人发明了一种间距2mil的粘合薄板ZBC-2000，它能够提供500pF每平方英寸。

另外市面上也有一种称之为“”Buried Capacitance“的容性PCB技术变得越来越流行。

因为使用嵌入容性PCB板是很简单的，它不涉及到重新设计，只是更换一下叠层结构就可以。同时也是非常方便和普通PCB进行性能特点的对比。

常用的容性PCB板的叠层结构如下：

与普通的PCB叠层相比，使用上面的结构时，PCB多了两层，例如将4层变成了6层，或者将6层变成了8层等。

图11-20 对比了一个标准的PCB和一个带有嵌入容性的PCB从1到200MHz频率范围内的噪声情况。A和B图的PCB走线都是一样的，只是叠层不一样。另外A图使用了135个去耦电容，而B图没有使用。

由图可以看出容性PCB板在频率30M到20M噪声都减少了很多，当大于60M以后， B图基本上没有噪声.

而在低于30M的频率下，特别是20MHz时， B图的噪声更大这是因为容性PCB整体的电容不够大，这个结果类似图11-12分析的那样。如果在容性板上添加几个稍大的电容，低频部分的噪声将会降低到和A图一样的水平。

有其他人测试过，容性PCB板对5G以上的信号都有很好的去耦效果。

因此容性PCB板有很多的优点：

1，能够对高频信号进行很好的去耦；

2，电源层和地层的距离很小，如第10章所述，他们之间的电感将很小。又因为增加了多个地层和电源层，因此地感会进一步减少。

3，因为L/C的比例变小，因此系统成为了一个低Q值的结构，共振现象引起的影响将最小化；

4， 因为减少了板子上的分立去耦电容以及相关的过孔，PCB走线简单，而且板子的大小将大大减小。

5，当然，因为减少了去耦电容，因此所有器件可以防止在顶层，PCB生产只焊接一面。

总之，容性PCB板将会使用的越来越多，在不久的将来会变得很流行。 

11.4.7 电源隔离

强调一下，只有唯一的一个方法， 那就是使用多个电容才能对高频信号进行去耦处理。

除了这个方法，还有另外一个方法能够减少因去耦问题引起的边际效用，但不能从根本上解决去耦问题。这个方法即电源隔离。通过将有去耦问题的电路电源隔离，降低它对PCB其他部分电路的影响。

具体的方法，如图11-21所示，通过一个pi网络将两部分电源分隔开来。 需要注意的是，只有电源分隔，地平面不要分割，也不能分割。

这个方法不能改善电路的去耦特性，它只是防止有去耦问题的电路影响到其他电路。所以当只有一小部分电路去耦性能不理想的时候，这个方法最有效。如图11-22

 

例如，当微控制器和它的时钟信号是整个PCB板比较高频的部分，那么可以通过电源隔离的方法将他们的电源和其他部分的电眼通过pi网络隔离开。

图11-23A显示了隔离部分电源和地的噪声，而B图显示的是其他部分电路的噪声

  

在A图中，因为去耦不理想引起了很多的电源噪声，而通过隔离，在PCB的其他部分的电源却相当干净，60MHz以上基上噪声基本上被处理了。

需要注意的是，当使用隔离措施时，需要保证在电源层以及它的相邻层，没有其他的信号跨越分隔线。所有隔离部分的信号线需要通过其他层走线，而且走线层一定要相邻地平面或者其他电源平面。因此这种方法会有很大的走线限制。

11.5 去耦在辐射方面的作用

当IC器件通断时，产生的电源的瞬态电流会产生辐射：

1，电源瞬态电流通过IC和去耦电容构成的回路辐射

2，瞬态电流流经地平面时，因为地平面的电感产生的噪声会通过电缆辐射；

3，电源和地产生的噪声会耦合进其他的IC芯片，最终通过电源电缆或者信号电缆发送辐射。

有效的去耦能够使得上面的3中辐射尽可能的低。

图11-24A 画出了一个IC和它的去耦电容构成的回路。这个回路的辐射正比于回路面积和电流的大小。所以电容越靠近IC，辐射越小。

另外瞬态电流也会在地平面产生噪声电压，如图中Vg所示。 它会激励连接到PCB中的线缆，从而产生共模辐射。

图11-24B和A一样，只是它有两个电容，在IC器件的两边，构成两个回路。这连个电容值相同，回路完全对称。因为增加了一个回路，所以通过一个回路的瞬态电流减半，这样辐射也就减少6dB。

同时可以注意到，在左边的回路电流方向是顺时针，而在右边的回路却是逆时针方向，因此这两个回路产生的辐射不是互相叠加的，二十互相抵消的，这样大大减少了辐射的强大。

同时这两个回路在地平面产生的噪声电压也是极性相反的，这样通过IC附件的地平面产生的地噪声基本为0，激励到线缆去的辐射信号会极大降低。

为了更好的去耦，推荐以下的做法：

1： 对于DIP封装，使用最少2个去耦电容，对称布局在芯片的两侧

2，对于小正方形封装的器件，均匀在封装的4边，放置最少4个去耦电容，

3，对于大封装的IC，例如微控制器，可能需要使用许许多多的去耦电容，有时候甚至几百个。

11.6 去耦电容的类型和数值

去耦电容一般选择陶瓷电容，因为它要求低感抗，能提供高频率信号电流。

另外为了有效完成低频信号（低于去耦电路的共振频点）的去耦，需要增加总的电容值来满足一下两个要求

1，如章节11.4.5所述，在低频部分，总的容性必须足够大使得阻抗低于目标阻抗；

2，当IC器件通断时，总的容性必须足够大到能够提供足够的瞬态电容，同时保证电源电压在允许值范围之内；此时C的计算公式如下

其中dV是瞬态电流dI在dt时间内引起的可以允许电路安全工作的压差。例如一个IC要求在2nS内提供500mA的电流，同时希望引起的电压变化小于0.1v， 那么需要的电容值是

C >= 0.5 *2/0.1=10nF

如文章前面说论述的那样， 只有在低频信号部分要求电容的大小，而在高频部分，只关心去耦电路的阻抗能够有多小。这高频阻抗的大小取决于有多少电容以及每一个电容并行感抗。

而电容内部的电感主要取决于封装大小。一个1206的电容，大概是1.2nH，而0603封装的大约是0.6nH。

因此，选取去耦电容时，尽可能使用小封装的，然后再选择这种封装下可以获取的最大数值的电容。

11.7 去耦电容放置位置和走线安装

去耦电容必须尽可能靠近IC放置，从而保证回路面积和电感最小。

那么在实践中，有一个问题会经常被问：

去耦电容是直接连接IC的电源和地管脚，还是连接到电源平面和地平面?

答案是，需要看情况。

两种方法都是可以有效去耦的，只要走线+过孔的长度很短。我个人偏向喜欢将去耦电容和IC直接连接到电源和地平面。

但是直接连接到电源和地平面会增加过孔数量，而直接连接到IC的管脚会减少过孔从而节省PCB空间。只要能保证回路面积很小，两种方法都是可行的。对上面的问题没有简单的答案。

那么如果将去耦电容直接连接到电源和地平面，他们过孔如何放置，效果最好呢？

图11-25画出了一个0805电容几种常见的过孔连接方式以及他们对应的电感值。其中电容内部电感没有计算在内。

从图中可以看出，不同的过孔放置方式下的电感值从2.8降低到了0.4nH，因此还是需要在PCB设计的时候注意的。推荐是用SIDE VIA和Multiple Via（2）两种模式。最后一种最好，但是过孔过多，会占用不少PCB面积。

因为电源和地过孔上的电流方向相反，所以越靠近，因为互感会互相抵消， 这就是为什么SIDE VIA比END VIA的方式电感值小的原因。

当只放置1个或者2个去耦电容时，他们的位置非常重要，但是如果放置非常非常多的电容，那么他们的位置相对来说就不是那么的重要，只要保证他们围绕IC均匀放置即可。

11.8  大电容（bulk capacitor）

当一个逻辑门通断时，IC的去耦电容会提供电流。在逻辑门第二次通断之前，IC的去耦电容必须再次充电。而这个再次充电的频率会低很多，而且这个充电电流来自PCB板上的一个去耦大电容或者多个电容。

这个去耦大电容的容值不是很重要的，只要它能够大于所有IC器件的去耦电容之和。其中一个大容量去耦电容应该放置在PCB板最开始的电源的走向上，其他的去耦大电容可以按照策略放置在PCB的其他地方。一般放置大点的电容，容量过少会起不必要的错误。

常用的大容量电容为5-100uF，10uF是典型值。优先选取内部电感较小的器件，如多层陶瓷电容，其次选择钽电容，铝电解液电容最好不用。

因为大容量去耦电容和IC的去耦电容（电容值较小）同时存在，那么一定会产生反振动尖峰阻抗。但是因为大电容的容值一般都远远大于去耦电容，阻抗尖峰只会发生在比较低的频点上，而且峰值往往不高，所以这常常不会是一个问题。

11.9  电源入口滤波器

PCB板外部的噪声信号可能会通过线缆导入PCB内部，同样的PCB内部的噪声也会通过线缆传播到外部设备。

因此电源入口需要添加滤波器来控制这两种噪声。 图11-26展示了典型的滤波电路设计。

它包含共模和差模滤波两部分。

差模滤波往往是一个pi网络。其中的电容值大约为0.1到0.01uF，而磁珠数值为50到100 ohm。在具体应用中，需要避免磁珠饱和，如果使用电感，电感值为0.5到5uH

共模滤波通常是一个共模扼流圈（choke）。

https://blog.csdn.net/dylanZheng/article/details/123511050