上拉电阻和下拉电阻
时间：2022-10-02 19:30:00
一、定义
上拉电阻：通过电阻和电阻将不确定信号电源VCC连接，固定在高电平。
下拉电阻：通过电阻和电阻将不确定信号地GND连接，固定在低电平。
二、作用（提高输出信号驱动能力，确定输入信号电平，防止干扰，限流，阻抗匹配，抗回波干扰）
1.数字电路具有高电平、低电平和高电阻状态，不希望出现高电阻状态，防止输入端悬挂，保持稳定状态。
2.当有上拉电阻的端口设置为输入状态时，用于检测低电平输入的高电平。
当有下拉电阻的端口设置为输入状态时，用于检测高电平输入的低电平。
3.当总线驱动能力不足时，上拉电阻用于提供电流（拉电流），
下拉电阻用于通过上拉或下拉来吸收电流上拉或下拉来增加或减少驱动电流，也可以实现门 匹配电路电平。如果输出电流相对较大，输出电平将降低，电路中已经有上拉电阻，但电阻过大，压降过高，可以使用上拉电阻提供电流重量， 提高电平意味着并联电阻IC内部的上拉电阻上， 让它的压降小一点。
4.设备的输入接口一般内阻大，容易干扰。上下拉电阻降低输入阻抗，减少外部电流对芯片的干扰，提高抗干扰能力。
5.提高高电平输出时的驱动能力。上拉电阻越小，驱动能力越强，功耗越大，上拉电阻过大导致输出电平延迟。（RC延时）
三、应用（通常在1k到10k之间选取）
- 当TTL电路驱动COMS如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），需要在这个时候TTL为了提高输出高电平值，输出端连接上拉电阻。
- 为OC门提供电流。如果电平用OC(集电极开路，TTL)或OD(漏极开路，CMOS)输出，无上拉电阻，管道无电源无法输出高电平，无法工作。
- 为了电阻常用于单片机管脚上，以增加输出引脚的驱动能力。cmos内部保护二极管的一般电流不大于10mA
- 在COMS在芯片上，为了防止静电损坏，无需的管脚通常与拉电阻连接，以减少输入阻抗，并提供泄电通道。
- 芯片管脚加拉电阻提高输出电平，从而提高芯片输入信号的噪声容量，增强抗干扰能力。
- 提高总线的抗电磁干扰能力。管脚悬挂更容易接受外部电磁干扰。
- 长期传输中电阻不匹配容易引起反射波干扰，下拉电阻为电阻匹配，有效抑制反射波干扰。
- 通过1，数字电路中不使用的输入脚应连接固定电平k高电平或接地电阻。
- 当然，管道在线范围内的上拉电阻不能太小。
- 用过8051的都知道CPU的I/O上面通常有排阻(上拉到5V），这主要是为了提高输出驱动能力。8051的CPU不是标准的I/O当输出为低电时，口腔可以被吸收20mA当输出较高时，电流通过内部大电阻上拉。高输出通常驱动能力差，因此通过外部上拉提高电平输出驱动能力。
- 单键触发时，IC没有内部电阻，在IC另一个外部电阻，以保持单键不被触发或触发后回到原始状态。
- 一般CMOS门电路输出设置为连接拉电阻的高电平。为了确定输入信号的电平，三极管的基极有两个电阻，一个限流，一个上拉或下拉。
- 在电机控制中，逆变桥上下桥臂不能直接连接。如果它们都由同一台单片机驱动，则必须设置初始状态。为防止直接连接，尽量使用灌装电流驱动。
- 三态门电路三极管的集电极，或二极管正极去控制把上拉电阻的电流拉下来成为低电平。
- 上拉电阻与开关管漏源级之间的电容与下电路之间的输入电容形成RC电阻越大，延迟越大。
- 考虑到芯片的节能和灌电流能力，应足够大；电阻大，电流小。
- 考虑到足够小的驱动电流；电阻小，电流大。
芯片-上下拉电阻stong>10k）
1、假如有一个三态的门带下一级门。如果直接把三态的输出接在下一级的输入上，当三态的门为高阻态时，下一级的输入就如同漂空一样。可能引起逻辑的错误，对MOS电路也许是有破坏性的。所以用电阻将下一级的输入拉高或拉低，既不影响逻辑又保正输入不会漂空。
2、改变电平的电位，常用在TTL-CMOS匹配； 在引脚悬空时有确定的状态； 为OC门的输出提供电流； 作为端接电阻；在试验板上等于多了一个测试点，特别对板上表贴芯片多的更好，免得割线； 嵌位；
3、抬高信号峰峰值，增强信号传输能力，防止信号远距离传输时的线上反射，调节信号电平级别
4、对于漏极开路或者集电极开路输出的器件需要加上拉电阻才可能工作。普通IO口，加上拉电阻可以提高抗干扰能力，但是会增加负载。
5、下拉电阻的作用：常见的是接到一个器件的输入端，多作为抗干扰使用。这是由于一般的IC的输入端悬空时易受干扰，或器件扫描时有间隙泄漏电压而影响电路的性能。
6、上拉电阻的阻值主要是要顾及端口的低电平吸入电流的能力。在端口能承受的条件下，上拉电阻小一点为好。
7、 对芯片输入管脚, 若在系统板上悬空(未与任何输出脚或驱动相接)是比较危险的.因为此时很有可能输入管脚内部电容电荷累积使之达到中间电平(比如1.5V), 而使得输入缓冲器的PMOS管和NMOS管同时导通, 这样一来就在电源和地之间形成直接通路, 产生较大的漏电流, 时间一长就可能损坏芯片. 并且因为处于中间电平会导致内部电路对其逻辑(0或1)判断混乱. 接上上拉或下拉电阻后, 内部点容相应被充(放)电至高(低)电平, 内部缓冲器也只有NMOS(PMOS)管导通, 不会形成电源到地的直流通路. (至于防止静电造成损坏, 因芯片管脚设计中一般会加保护电路, 反而无此必要).
8. 对于芯片输出管脚:
1)正常的输出管脚(push-pull型), 一般没有必要接上拉或下拉电阻.
2)OD或OC(漏极开路或集电极开路)型管脚,这种类型的管脚需要外接上拉电阻实现线与功能(此时多个输出可直接相连. 典型应用是: 系统板上多个芯片的INT(中断信号)输出直接相连, 再接上一上拉电阻, 然后输入MCU的INT引脚, 实现中断报警功能).
其工作原理是: 在正常工作情况下, OD型管脚内部的NMOS管关闭, 对外部而言其处于高阻状态, 外接上拉电阻使输出位于高电平(无效中断状态); 当有中断需求时, OD型管脚内部的NMOS管接通, 因其导通电阻远远小于上拉电阻, 使输出位于低电平(有效中断状态). 针对MOS 电路上下拉电阻阻值以几十至几百K为宜.
