DAC7565重要功能的中文描述

数据接口

串行时钟的频率可以高达 50MHz，使 DAC7565 与高速 DSP 兼容。串行时钟第 24 最后一个数据位输入移位寄存器并锁定移位寄存器。进一步的时钟不会改变移位寄存器的数据。24 位置锁定到移位寄存器后，8 个 MSB 用作控制位，后面的 12 个 LSB 用作数据。在接收到第 24 时钟下降后，DAC7565 解码 8 个控制位和 12 执行所需的功能而不等待数据位 /SYNC 上升沿。

24 完成前的位序列 /SYNC 上升沿复位 SPI 接口；数据传输不会发生。在收到 SCLK 的第 24 下降沿后，/SYNC 线路可能保持低电平或拉高。在任何情况下，从第一开始都必须满足要求 24 个 SCLK 下降到下一个 /SYNC 下一个周期可以正确开始下一个周期。为确保器件的最低功耗，应注意电平尽可能靠近每个轨道。请参阅图 36、图 57 和图 79典型特征部分(电源电流和逻辑输入电压)。

IOVDD

IOVDD 引脚为 DAC7565 数字输入结构供电。它可以连接到单电源操作 AVDD。对于双电源操作，IOVDD 引脚提供各种 CMOS 逻辑系列的接口灵活性应连接到系统的逻辑电源。 DAC7565 使用模拟电路和内部逻辑 AVDD 作为电源电压。外部逻辑高输入通过电平转换器转换为 AVDD。使用这些电平转换器 IOVDD 以电压为参考，将输入的逻辑高电平转换为 AVDD。无论 AVDD 电压如何，IOVDD 都能确保在 2.7V 至 5.5V 确保与各种逻辑系列的兼容性。尽管规定很低 2.7V，但 IOVDD 在低至 1.8V 工作时，时序和温度性能下降。逻辑为了获得最低功耗 VIH 尽可能接近电平 IOVDD，逻辑 VIL 尽可能接近电平 GND 电压。

异步复位( / 代表低电平)

在 /RST 拉下引脚后，DAC7565 输出立即异步设置为零电平电压或中间电平电压 RSTSEL）。/RST 所有内部寄存器的信号复位，因此其行为类似于上电复位。 /RST 在写入序列开始之前，引脚必须恢复到高电平。如果 RSTSEL 引脚为高电平，则 /RST 将所有输出重置为中量程，将信号转换为低电平。如果 /RSTSEL 引脚为低电平，则 /RST 将所有输出重置为零电平的信号转换为低电平。RSTSEL 上电时应设置。

输入寄存器

DB18 和 DB17 选择的 DAC 相应的数据缓冲器和 DAC 寄存器随着 SR 更新数据内容(或断电)。

DB18 和 DB17 使用所选通道 SR 数据更新；同时，所有其他通道都使用以前存储在数据缓冲区的数据(或断电)进行更新。

SYNC 中断

在正常的写入序列中，/SYNC 线在 SCLK 的至少 24 下降沿保持低电平，寻址 DAC 寄存器在第 24 下降边更新。但是，如果 /SYNC 在第 24 在下降边缘被拉高之前，它作为写序列的中断；移位寄存器复位并丢弃写序列。数据缓冲区的内容，DAC 寄存器内容不会更新，操作模式也不会改变(如图所示) 95 所示）。

上电复位电路

DAC7565 上电时可控制输出电压，包括上电复位电路。根据 RSTSEL 信号，上电时，DAC 寄存器被复位，输出电压设置为零电平 (RSTSEL = 0) 或中间电平 (RSTSEL = 1)；它们保持这种状态，直到对应 DAC 通道发出有效的写入序列和加载命令。上电复位适用于设备上电过程中需要了解的每一个 DAC 应用输出状态。

在向设备施加电源之前，任何设备的引脚都不应拉高。默认情况下，在执行有效的参考更改命令之前，内部参考电源并保持此状态。

使能引脚

对于正常操作，能引脚必须驱动到逻辑低电平。如果能引脚被驱动到高电平， DAC7565 停止侦听串行端口。但是，SCLK、/SYNC 和 DIN 它不能保持悬挂，但必须处于逻辑电平。该功能对共享相同串行端口的应用程序非常有用。

掉电模式

DAC7565 有两组独立的断电命令。一组用于 DAC 另一组内部参考通道。

关闭参考资料请参考启用/禁用内部参考资料。

DAC 掉电命令

DAC7565 使用四种操作模式。在移位寄存器中设置三个位置（PD2、PD1 和 PD访问这些模式。 7 显示了如何使用数据位 PD0 (DB16)、PD1 (DB15) 和 PD2 (DB14) 控制操作模式。

DAC7565 将掉电情况视为数据；所有操作模式在掉电时仍然有效。可以向系统中的所有 DAC7565 广播电源故障；在更新其他通道上的数据时，也可以关闭一个通道。

当 PD0 设置为0时，设备正常工作，典型电流消耗为 1mA，5.5V，输入代码 = 2048。所有四个参考电流包含 DAC 的操作中。然而，对于三种断电模式，电源电流是 5.5V 时降至 1.3μA（在 3.6V 时为 0.5μA）。不仅电源电流下降，输出级也从放大器的输出切换到已知值的电阻网络。

该切换的优点是在断电模式下已知设备的输出阻抗。如表 7 有三种不同的断电选项。 VOUT 可通过一个 1kΩ 电阻、一个 100kΩ 电阻或开路 (High-Z) 内部连接 GND。输出级如图 96 所示。换句话说，DB16、DB15 和 DB14 = '111' 表示所选通道高阻抗输出阻抗的断电条件。 101表示输出阻抗 1kΩ 断电条件，110表示输出阻抗 100kΩ 断电条件。

所有模拟通道电路在执行断电模式时都会关闭。但是，当断电时 DAC 寄存器的内容不受影响。 VDD = 5V 退出电源通常需要时间 2.5μs，VDD = 3V 时为 5μs。详情请参考典型特征。

内部参考电压

DAC7565 由于基准不需要外部负载电容来保持稳定，因为它可以在任何容性负载下保持稳定。但建议提高噪声性能 150nF 或更大的外部负载电容器连接到 VREFH/VREFOUT 输出。 图 97 显示了 DAC7565 典型的内部基准操作连接。 还建议在 AVDD 电源旁路电容用于输入端。

供电

内部基准具有极低压差电压。 在空载条件下，它只能高于参考输出电压 5mV 在电源下运行。 对于负载条件，请参考负载调节部分。 内部基准电压随电源电压变化(线路调节、直流 PSRR）稳定性也很好。 在 2.7V 至 5.5V 在规定的电源电压范围内，VRH/VREFOUT 的变化小于 10uV/V；请参阅 Typical 特性。