SR静态存储单元中最基本、最简单的锁定器，如图所示。

我们定义： ①Q = 1，且Q’ = 0 锁定器1状态
②Q = 0，且Q’ = 1 锁定器0状态
③Q为当前状态，Q*下一个状态，Q’为Q反
我的真值表和功能如下：

由于Sd = 1 ，Rd = 1 时，出现了Q = 0，且Q’ = 0 这种情况不是我们定义的0和1，所以不允许发生。

触发器和锁定器的区别在于，除了放置1-0输人端外，还添加了触发信号输入。只有当触发信号到达时，触发器才能根据输人的位置将1和0信号放置到相应的状态并保持它，
我们称这个触发信号为时钟信号CLK。

触发器可分为电平触发、边缘触发和脉冲触发。

电平触发的SR触发器：只有当clk = 1时，触发器输出端的状态由输入信号控制，这是和谐的SR触发器的特性是一样的，也就是说SR = 0。

D触发器电平触发：当clk = 1时，将D写入Q以及Q’ ，clk = 0时，保持不变。

电平触发的动作特点：①只有clk只有在有效时才能接受输入信号，才能工作
②在clk回到0后，触发器保存在回到0前的瞬时状态

两个电平触发D触发器构成的边沿触发器：由于FF2的输入就是FF1的输出，所以输出Q被放置clk上升沿到达前瞬时D端，与前后D端状态无关。

CMOS传动门边缘触发器：目前的CMOS边缘触发器主要用于集成电路。

①clk = 0时，TG1通，TG2 断→Q’= D, Q随D而变化； TG3断，TG4通→Q保持反馈通道连接，自锁

②clk↑，TG1断，TG2通→主保持以前的状态D；TG3通，TG4断→Q’= Q,反馈不通

③clk↓，TG1通，TG2断→ Q’= D,接收新的输入；TG3断，TG4通→ Q保持反馈通路连接；直到下一个clk ↑之后，输出可以改变

真值表如下：

边缘触发的动作特征：触发器的次态仅取决于时钟上升或下降的逻辑状态，而输入信号的变化对触发器输出没有影响，大大提高了抗干扰能力。

脉冲触发的SR触发器：由两个电平触发SR由触发器组成，保留SR锁定器的特性。

脉冲触发的JK触发器：和SR不同的触发器是，J = 1 且K = 1时，JK翻转功能。

脉冲触发的动作特征：①触发器的翻转分两个动作，第一，clk = 第二，clk下降时，按照主触发器的状态从触发器翻转，即Q和Q变化发生在clk下降沿。②在clk = 信号的全部输入将控制主触发器。

SR触发器具有保持、放置0和放置1的功能，但应满足要求SR = 0的条件

JK触发器具有保持、置0、置1、翻转功能，多翻转功能。

T触发器只能保持和翻转。

D触发器时较为常用的触发器，其具备置0、置1功能。

D触发器可以做个简单的连接做成2分频电路：将D输入接到Q反

这里统一延迟时间为td，包括门电路输入到输出的延时，反相器的延时等等。
触发器的电路图如下：

波形如下：

建立时间是指输入信号应当先于时钟信号clk到达的时间。为了保证触发器有效的翻转，在clk改变前FF1中的Q1的状态必须稳定的建立起来，使得Q1 = D。而这个先来的时间就叫做建立时间。至少 tsu = 2 td 。

保持时间是指时钟信号clk到达以后，输入信号需要保持不变的时间。至少 th = 2 td 。

传输延迟时间是指从clk动作沿开始，直到输出新状态稳定建立做需要的时间。
至少 tpd = 5td 。（这个延迟为触发器的延迟时间）

触发器正常工作情况下，时钟能达到的最高重复频率。这个就要看整个触发器哪里的延迟最慢，当最慢的频率都能满足时，此频率就是最高的时钟频率。总的来说就是与各个部分电路的传输延时有关。

①一个寄存器能够寄存一组二进制代码，由于一个触发器能够存储一位二进制代码，所以N个触发器就能存储N位的二进制代码。

②寄存器中的触发器只要具备置0置1功能即可。

存储器时能够存储海量二值信息的器件

DRAM的动态存储单元是利用MOS电容可以存储电荷的原理制成的。但由于MOS电容的容量很小(通常仅为几皮法)，而漏电流又不可能绝对等于零，所以电荷保存的时间有限，为了及时补充漏掉的电荷以避免存储的信号丢失，必须定时地给电容补充电荷。通常将这种操作称为刷新。因此，DRAM工作时必须辅以必安的刷新控制电路，尽管如此，DRAM仍然是目前大容量RAM的主流产品。

也就是说，DRAM多了一个刷新控制电路。目的是防止MOS电容的漏电导致数据丢失

ROM——只读存储器

	MASK ROM：掩膜只读存储器，按照用户要求固化设计，用于大批量的定型电子产品中。
	PROM			：可编程只读存储器，但只能写入一次
	EPROM		：可擦除可编程只读存储器，用紫外线擦除，难度较大
	E²PROM		：电可擦除可编程只读存储器
	FLASH		：闪存（u盘）

位不够的情况下：

宽度不够的情况下：