大多数硬件设计都有很大的冗余。事实上，类似于软件，随着版本的迭代，新旧的，你不知道硬件的原始设计师是怎么想的。众所周知，硬件有时理论和实际差会有点大，这并不是说理论问题，而是硬件干扰因素太多，导致你从理论角度很难分析，加上硬件成本高，普通人不会挑战成熟的应用，旧不敢改变，新必须添加，导致设计越来越冗余，恶性循环。就像电源模块输出端放多少电容器一样，可以计算，可以模拟，但通常在完成这些后，人们会补充你，可以放更多，模拟不是很准确。

现实归现实，理论分析能力我们还是得有的，不然以后新人问你为啥我们电源得放这么多电容，你就只能来一句，经验来看，这么大电压，这么大电流，就得这么多电容，加可以，反正不能减，瞬间就没了逼格。至少可以来句，因为XXX，所以XXX，综上所述，我们应该参考历史经验。（hu）理（shuo）有（ba）据（dao）。。了
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目标阻抗

目标阻抗是PDN一个非常重要的参数在分析中。它确定了设备的电源端PDN只要最大阻抗上限，PDN如果阻抗低于目标阻抗，则设备的电压噪声必须满足设备要求，如下所示：

假设开关电路中流出的平均电流为最大值的50%，VDD电源电压，Imax最大电流。

一般来说，在设计中考虑最糟糕的情况，所以我们改变上述类型，不需要平均电流，使用最大电流，即在最大电流变化条件下，电压噪声也应满足要求，如下所示：

假设电源电压为3.3V，一般设备电压精度要求（±5%)，最大电流1A，在最恶劣条件下，目标阻抗计算为：

电容与电流的关系

首先，容值与电流、电压转换的关系如下：

在电源电路中，电容作为储能电容，在电源电路动态变化时需要补偿能量。假设电源电路上有100个nF电容，电源电压为3.3V，电压波动范围±5%的电源响应时间要求为10ns，则为了在10ns内，保持VDD在±在5%范围内，电容可以提供的电流大小为:

如果是这样的话IO管脚需要0.1A电流，所以一个1000nF的电容在10ns内可以为16个IO管脚提供电流。但事实上，电容器也有有效的去耦半径、谐振频率等限制，所以实际上并不是那么简单。

实例计算

如果从电源端的角度分析目标阻抗，则将除负载外的电源和去耦电容视为整体，因为电源电压不变，电源和去耦电容等效电路上的电压变化代表负载端电压的变化；电容与电流的关系从负载的角度进行分析。

负载角度

假设电源电压3.3V，电压抖动要求±5%的电源响应时间要求为1ns，负载容值为100pF，负载所需的瞬态电流为：

如果有10个这样的负载，需要3.3A由于电压抖动的要求±5%，如果电源响应时间为1us，所需电容值为：

然而，由于电容器的电压值也会随着放电而降低，而且随着频率的增加，电路上的寄生效应开始变得明显，因此上述风格实际上不是建立起来的，只是用于理解。这里的两种风格也需要不同的时间，一种是1ns，这是负载端动态变化时要求的响应时间；一个是1us，这是电源端可以达到的响应时间，有一个时差，这个时差内的能量是我们电容器需要补充的能量。

目标阻抗角度

假设电源电压3.3V，电压抖动要求±最大瞬态电流为5%A，目标阻抗为：

我们知道，对于电容器，电容器的等效阻抗会随着频率的增加而减小，并在一定频率下达到最小值，即电容器ESR（该频率为电容器的谐振频率），当频率继续增加时，电容器是感性的，随着频率的增加，电容器的等效阻抗也会增加。由于电容器具有这一特性，因此需要特别考虑电路中的频率特性。

假设电源芯片能达到1us响应时间，即1MHz，也就是在1MHz在瞬态电流的频率下，电源反应良好，但高于1MHz的频率响应电源可能就搞不定了，这个时候就需要电容来进行补偿，如果该频率在谐振点以下，则陶瓷电容工作在容性条件下，由于ESR和ESL它们相对较小，因此电容器的最大值可以类似于以下计算：

如果频率在谐振点以上，电容呈现感性，此时电容阻抗近似：

假定ESL为10nH(有些设备手册会写这个)，在目标阻抗条件下，电容器可以看到的最高频率是:

需要其他电容器来保证更高频率的动态响应。从上面的风格也可以看出，f想要足够大，或者ESL够小，或者C得足够小。ESL要想小，必须并联电容，并保证电容并联后的阻抗小于目标阻抗；如果要减少电容，会降低低频下的性能。

事实上，这种分析方法只考虑电压抖动在不同频率下不超过标准，而忽略了电容器是否能在此时提供足够的能量，并确保电压值不会超过标准VDD5%。所以这种方法还是有很大的误差，但是一般来说，区分瞬态和持续时间很容易理解这个过程。