集成电路可测性设计(DFT，Design For Testability)

随着半导体集成电路产业的快速发展，设计、制造和测试已成为集成电路发展过程中不可分割的三个部分。

随着集成电路的高度集成化，最开始的徒手画电路图已经被淘汰，取而代之的是一套规范的硬件描述语言(HDL)，现在我们用Verilog HDL几乎所有的逻辑功能和所需的数字电路都可以描述，只有一些特殊的电路，如数模混合接口，需要直接用设备绘制电路图。

当然，随着设计方法的更新升级，制造方法并不落后。foundry在摩尔定律的推动下，使命每年都在一步一步地完成，最新的过程也从5开始nm往3nm稳步推进。

因此，现在制约集成电路行业快速发展的是测试方法。由于早期集成电路内部模块少，逻辑功能单一，工艺相对简单，在测试机上实现功能测试相对容易，导致对测试方法的研究一度处于不重要的地位。现在，测试成本的快速增长已经达到了制造商无法承受的水平。通过对测试方法的不断深入研究，我们发现对于复杂、大规模的集成电路设计项目，必须考虑如何在集成电路产品设计阶段提前测试产品，可以大大缩短产品的测试时间，降低成本，提高产品的竞争力。

可测性设计（DFT）该技术是在满足芯片正常功能的基础上，有效地添加测试电路，以降低产品的测试难度和测试成本。这样，对设计师提出了更高的要求，不仅要实现正常功能，而且要添加少量的电路来实现测试目的，而且不能让测试模块占据太多的功耗和面积，因此，理解和掌握DFT技术是每个从业者的基本素质。

和 验证 的区别

半年前，当我还没有接触到这个行业时，有人模糊地告诉我，测试和验证几乎是一样的。两者都没有尖端技术和上升空间，数字设计最受欢迎。当时，我不知道测试和验证的概念。

一般来说，验证的目的是模拟设计，以检查设计中是否存在逻辑、顺序和功能错误。编写代码后，第一项工作是验证。如果验证失败，以后的所有工作都将无法完成。我们通过计算机建立模拟环境，激励被测电路，分析响应或探索电路内的信息。根据验证的不同阶段，可分为功能模拟、门级模拟和布局后模拟。

然后，仅仅依靠正确的设计并不能保证制造的芯片能够正常工作，因为在芯片制造过程中，它总是受到各种不确定因素的影响，包括环境、制造过程甚至人为影响。在深亚微米阶段，各种影响将更大，因此增加测试是测试工作的首要任务。

以上很多都在说为什么要测试，接下来我们来说说要测试什么。

首先，明确目标，测试是发现成品芯片或设备的物理缺陷。流片后将进行两次主要测试：硅片测试和包装测试。

硅片试验是在硅片加工完成后，通过探针将芯片压在焊盘上，进行一些非常简单的试验，如：电气连通性和电流试验。

包装测试是指在包装完成后，测试仪通过测试程序完成芯片的最终测试，并尽可能检测故障芯片。这一步也被称为成品测试。芯片的成品测试内容除了故障测试外功耗、电流、可靠性、工作频率、工作温度等等。

芯片中的故障可能是由各种物理缺陷引起的，一般无法检测到特定的物理缺陷来达到测试的目的，我们需要建立物理缺陷故障模式，然后映射到逻辑层面，故障模型可以很好地反映电路中的物理缺陷，通过对电路信号的逻辑分析可以知道电路是否有故障。

由于集成电路的制造过程需要多个步骤，每一步都可能造成物理缺陷，MOS集成电路的三个常见缺陷是：材料丢失或过量、氧化击穿和电迁移。

然而，很难完全描述物理缺陷非常困难的，一般不能直接检测芯片的物理缺陷，所以我们考虑这些物理缺陷对芯片的影响，然后使用电路级模型来描述这些影响，该描述模型是故障模式，常见的故障模式有：短路和断路、晶体管固定关闭、固定导电、固定短路、固定断路、驱动力变化、负载变化、功耗变化等。

上述电气特性也是不容易测试的，将这些表现进一步抽象到逻辑级，失效方式在逻辑级按不正确的信号值来描述，表达形式为故障模型。常用的故障模型有：固定性故障（stuck-at fault），桥接故障（bridge fault），转换故障（transition fault）和延迟故障（delay fault）。

总结

DFT技术日益成熟，可应用于电路中的各种模块，设计方法多种多样，但最常用的主要有四种:扫描设计方法、标准IEEE测试访问方法，逻辑内自测试，通过MBIST测试内存。在目前的集成电路行业中，芯片设计阶段离不开可测设计的嵌入，或多或少会添加测试产生的代码。DFT很快就会出现在系统设计层面，DFT大有可为。

部分数据来源：

西安电子科技大学集成电路可测性设计研究与实践

塞纳拉伯丁 着数字系统测试和可测性设计，贺海文 翻译