如何手动选择频段以缩短PLL锁定时间

你知道吗？

应用手动频段抉择，锁定时候可从典型值 4.5 ms 缩短到典型值 360 μs。

本文以高度集成的解调器和频次合成器 ADRF6820 为例，奉告人人若何手动抉择频段以收缩PLL锁定时候。

PLL 锁定

PLL 锁定进程包孕两个步调：

1、经由过程外部环路主动抉择频段（粗调）。在寄存器配 时期，PLL 起首依据外部环路举行切换和设置。随后由一个算法驱动 PLL 找到精确的 VCO 频段。

2、经由过程内部环路细调。PLL 切换到内部环路。鉴相器和电荷泵合营内部环路滤波器事情，构成一个闭环，确保 PLL 锁定到所需频次。校准约莫需求 94,208 个鉴频鉴相器 (PFD) 周期；关于一个30.72 MHz fPFD，这至关 于3.07 ms。

PLL 锁定时候

根据上述步调校准完成后，PLL 的反馈操纵使 VCO 锁定于精确的频次。锁定速率取决于非线性周跳行动。PLL总锁定时候包孕两个部份：VCO频段校准时候和PLL周跳时候。VCO频段校准时候仅取决于PFD频次；PFD频次越高，锁定时候越短。PLL 周跳时候由所完成的环路带宽抉择。当环路带宽比 PFD 频次窄时，小数 N 分频/整 数N 分频频次合成器就会产生周跳。 PFD 输出端的相位偏差积存过快，PLL 来不及校订，电荷泵暂时沿谬误偏向吸入电荷，使锁定时候急剧收缩。假如 PFD 频次与环路带宽的比值进步，周跳也会增添；关于给定 PFD 周期，进步环路带宽会收缩周跳时候。

是以，当应用主动校准模式时，总锁定时候对某些使用来讲大概过长。本文提出一种经由过程手动抉择频段来显著收缩锁定时候的计划，步调以下：

1、按照表 1 所示的寄存器初始化序列使器件上电。默许情况下，芯片以主动频段校准模式事情。依据所需的 LO 频次配置寄存器 0x02、寄存器 0x03 和寄存器0x04。

表1. 寄存器初始化序列

2、读取锁定检测 (LD) 状况位。若 LD 为 1，注解 VCO 已锁定。

3、经由过程串行外设接口 (SPI) 回读寄存器 0x46 的位 [5:0]。假定其值为A，将体系中所有需求的 LO 频次对应的寄存器值保存到 EEPROM。由此就可肯定频次和相干寄存器值的表格（参见表2）。

表2. 查找表

4、为收缩LD时候，将 ADRF6820 置于手动频段抉择模式，并用第 3 步收集到的数据手动编程。手动编程步调以下：

a、将寄存器 0x44 配置为 0x0001：禁用频段抉择算法；

b、将寄存器 0x45 的位 7 设为 1，从而将 VCO 频段源设为已保管的频段信息，而不是来自频段计较算法。用第3步记载的寄存器值配置寄存器 0x45 中的位 [6:0]；

c、经由过程寄存器 0x22 的位 [2:0] 抉择适量的 VCO 频次局限（参见表3）；

表3. VCO频次局限

d、依据所需频次更新寄存器 0x02、寄存器0x03和寄存器 0x04。寄存器 0x02 配置分频器 INT 值，即 VCO 频次 / PFD 的整数部份；寄存器 0x03 配置分频器 FRAC 值，即 (VCO 频次/PFD ? INT) × MOD；寄存器 0x04 配置分频器 MOD 值，即 PFD/频次分辨率；

e、监督 LD 以查抄频次是不是锁定。比方，PFD = 30.72 MHz 且 LO = 1600 MHz。

表4. 手动频段校准寄存器序列

图 1 和图 2 分手表现了主动频段校准模式和手动频段校准模式下的锁定检测时候。图 2中，线 1（锁定检测）上的高电平暗示 PLL 已锁定。线 2 (LE) 代表 LE 引脚，是一个触发旌旗灯号。注重：锁定检测时候必需从低到高读取。

主动频段校准模式下，锁定时候约为 4.5 ms；手动频段校准模式下，锁定时候约为 360 μs。数据的丈量前提为 20 kHz 环路滤波器带宽和 250 μA 电荷泵电流设置。

总结

经由考证，咱们能够看到，应用手动频段抉择，锁定时候从典型值 4.5 ms 收缩到了典型值 360 μs。然则关于每一个频次，倡议起首应用主动频段抉择肯定最好频段值并予以保管，由于最好频段值随器件而异，以是须对每一个 ADRF6820 施行该步伐。VCO 频段无需由于温度变迁而更新。

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